5分钟弄懂！MOS管及简单CMOS逻辑电平电路
现代单片机主要是采用cmos工艺制成的。
· 01、mos管 ·
mos管又分为两种类型：n型和p型。
如下图所示：
以n型管为例，2端为控制端，称为“栅极”;3端通常接地，称为“源极”;源极电压记作vss，1端接正电压，称为“漏极”，漏极电压记作vdd。要使1端与3端导通，栅极2上要加高电平。
对p型管，栅极、源极、漏极分别为5端、4端、6端。要使4端与6端导通，栅极5要加低电平。
在cmos工艺制成的逻辑器件或单片机中，n型管与p型管往往是成对出现的。同时出现的这两个cmos管，任何时候，只要一只导通，另一只则不导通(即“截止”或“关断”)，所以称为“互补型cmos管”。
· 02、cmos逻辑电平 ·
高速cmos电路的电源电压vdd通常为+5v;vss接地，是0v。
高电平视为逻辑“1”，电平值的范围为：vdd的65%～vdd(或者vdd-1.5v～vdd)
低电平视作逻辑“0”，要求不超过vdd的35%或0～1.5v。
+1.5v～+3.5v应看作不确定电平。在硬件设计中要避免出现不确定电平。
近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。低电源电压有助于降低功耗。vdd为3.3v的cmos器件已大量使用。在便携式应用中，vdd为2.7v，甚至1.8v的单片机也已经出现。将来电源电压还会继续下降，降到0.9v，但低于vdd的35%的电平视为逻辑“0”，高于vdd的65%的电平视为逻辑“1”的规律仍然是适用的。
· 03、非门 ·
非门(反向器)是最简单的门电路，由一对cmos管组成。其工作原理如下：
a端为高电平时，p型管截止，n型管导通，输出端c的电平与vss保持一致，输出低电平;a端为低电平时，p型管导通，n型管截止，输出端c的电平与vdd一致，输出高电平。
· 04、与非门 ·
与非门工作原理：
①、a、b输入均为低电平时，1、2管导通，3、4管截止，c端电压与vdd一致，输出高电平。
②、a输入高电平，b输入低电平时，1、3管导通，2、4管截止，c端电位与1管的漏极保持一致，输出高电平。
③、a输入低电平，b输入高电平时，情况与②类似，亦输出高电平。
④、a、b输入均为高电平时，1、2管截止，3、4管导通，c端电压与地一致，输出低电平。
· 05、或非门 ·
或非门工作原理：
①、a、b输入均为低电平时，1、2管导通，3、4管截止，c端电压与vdd一致，输出高电平。
②、a输入高电平，b输入低电平时，1、4管导通，2、3管截止，c端输出低电平。
③、a输入低电平，b输入高电平时，情况与②类似，亦输出低电平。
④、a、b输入均为高电平时，1、2管截止，3、4管导通，c端电压与地一致，输出低电平。
注：
将上述“与非”门、“或非”门逻辑符号的输出端的小圆圈去掉，就成了“与”门、“或”门的逻辑符号。而实现“与”、“或”功能的电路图则必须在输出端加上一个反向器，即加上一对cmos管，因此，“与”门实际上比“与非”门复杂，延迟时间也长些，这一点在电路设计中要注意。
· 06、三态门 ·
三态门的工作原理：
当控制端c为“1”时，n型管3导通，同时，c端电平通过反向器后成为低电平，使p型管4导通，输入端a的电平状况可以通过3、4管到达输出端b。
当控制端c为“0”时，3、4管都截止，输入端a的电平状况无法到达输出端b，输出端b呈现高电阻的状态，称为“高阻态”。
这个器件也称作“带控制端的传输门”。带有一定驱动能力的三态门也称作“缓冲器”，逻辑符号是一样的。
注：
从cmos等效电路或者真值表、逻辑表达式上都可以看出，把“0”和“1”换个位置，“与非”门就变成了“或非”门。对于“1”有效的信号是“与非”关系，对于“0”有效的信号是“或非”关系。
上述图中画的逻辑器件符号均是正逻辑下的输入、输出关系，即对“1”(高电平)有效而言。而单片机中的多数控制信号是按照负有效(低电平有效)定义的。例如片选信号cs(chip select)，指该信号为“0”时具有字符标明的意义，即该信号为“0”表示该芯片被选中。因此，“或非”门的逻辑符号也可以画成下图。
· 07、组合逻辑电路 ·
“与非”门、“或非”门等逻辑电路的不同组合可以得到各种组合逻辑电路，如译码器、解码器、多路开关等。
组合逻辑电路的实现可以使用现成的集成电路，也可以使用可编程逻辑器件，如pal、gal等实现。
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mos管又分为两种类型：n型和p型。
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以n型管为例，2端为控制端，称为“栅极”;3端通常接地，称为“源极”;源极电压记作vss，1端接正电压，称为“漏极”，漏极电压记作vdd。要使1端与3端导通，栅极2上要加高电平。
对p型管，栅极、源极、漏极分别为5端、4端、6端。要使4端与6端导通，栅极5要加低电平。
在cmos工艺制成的逻辑器件或单片机中，n型管与p型管往往是成对出现的。同时出现的这两个cmos管，任何时候，只要一只导通，另一只则不导通(即“截止”或“关断”)，所以称为“互补型cmos管”。
· 02、cmos逻辑电平 ·
高速cmos电路的电源电压vdd通常为+5v;vss接地，是0v。
高电平视为逻辑“1”，电平值的范围为：vdd的65%～vdd(或者vdd-1.5v～vdd)
低电平视作逻辑“0”，要求不超过vdd的35%或0～1.5v。
+1.5v～+3.5v应看作不确定电平。在硬件设计中要避免出现不确定电平。
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· 03、非门 ·
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a端为高电平时，p型管截止，n型管导通，输出端c的电平与vss保持一致，输出低电平;a端为低电平时，p型管导通，n型管截止，输出端c的电平与vdd一致，输出高电平。
· 04、与非门 ·
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①、a、b输入均为低电平时，1、2管导通，3、4管截止，c端电压与vdd一致，输出高电平。
②、a输入高电平，b输入低电平时，1、3管导通，2、4管截止，c端电位与1管的漏极保持一致，输出高电平。
③、a输入低电平，b输入高电平时，情况与②类似，亦输出高电平。
④、a、b输入均为高电平时，1、2管截止，3、4管导通，c端电压与地一致，输出低电平。
· 05、或非门 ·
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①、a、b输入均为低电平时，1、2管导通，3、4管截止，c端电压与vdd一致，输出高电平。
②、a输入高电平，b输入低电平时，1、4管导通，2、3管截止，c端输出低电平。
③、a输入低电平，b输入高电平时，情况与②类似，亦输出低电平。
④、a、b输入均为高电平时，1、2管截止，3、4管导通，c端电压与地一致，输出低电平。
注：
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当控制端c为“0”时，3、4管都截止，输入端a的电平状况无法到达输出端b，输出端b呈现高电阻的状态，称为“高阻态”。
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