高速嵌入式视频系统中SDRAM时序控制分析
关键词：
sdram , 嵌入式 , 时序控制 , 视频系统
在高速数字视频系统应用中，使用大容量存储器实现数据缓存是一个必不可少的环节。sdram就是经常用到的一种存储器。
但是，在主芯片与sdram之间产生的时序抖动问题阻碍了产品的大规模生产。在数字电视接收机的生产实际应用中，不同厂家的pcb板布线、pcb材料和时钟频率的不同，及sdram型号和器件一致性不同等原因，都会带来解码主芯片与sdram间访问时序的抖动问题。
本文利用c-nova公司数字电视mpeg-2解码芯片avia9700内置的sdram控制器所提供的时序补偿机制，设计了一个方便使用的内存时序测试软件工具，利用这个工具，开发测试人员可在以avia9700为解码器的数字电视接收机设计和生产中进行快速诊断，并解决sdram的时序问题。
数字电视系统
sdram时序控制
avia9700内集成了一个sdram控制器，该控制器提供一套完整的sdram接口。avia9700与sdram接口中的控制线、地址线和数据线都同步在mclk时钟上。图1是用两片16位sdram组合形成32位数据线的典型连接示意图。
图1 sdram与avia9700典型链接示意图
sdram控制线
正确读写时序条件
avia9700解码芯片访问sdram的时序如图2所示。
图2 avia9700访问sdram时序示意图
要正确访问sdram，建立时间和保持时间很关键。建立时间在触发器采样之前，在这段时间，数据必须保持有效的时间，否则会产生setup violation；保持时间在解发器开始采样之后，数据必须保持有效的时间，否则会产生hold violation。因此，要正确读写sdram的时序条件，需要满足以下两个公式：
sdram_setup_time_min
图3 sdram时序测试统计图
这里，补偿参数的选择原则是，组合值需要在测试图中无错区域的中心，且距离边界大于25。
结语
通过实验发现，在高速数字系统设计中，通过sdram控制器来补偿布线延时可以很好地解决sdram时序问题。
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图1 sdram与avia9700典型链接示意图
sdram控制线
正确读写时序条件
avia9700解码芯片访问sdram的时序如图2所示。
图2 avia9700访问sdram时序示意图
要正确访问sdram，建立时间和保持时间很关键。建立时间在触发器采样之前，在这段时间，数据必须保持有效的时间，否则会产生setup violation；保持时间在解发器开始采样之后，数据必须保持有效的时间，否则会产生hold violation。因此，要正确读写sdram的时序条件，需要满足以下两个公式：
sdram_setup_time_min
图3 sdram时序测试统计图
这里，补偿参数的选择原则是，组合值需要在测试图中无错区域的中心，且距离边界大于25。
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