clock gate时序分析概念介绍
今天我们要介绍的时序分析概念是 clock gate 。 clock gate cell是用data signal控制clock信号的cell，它被频繁地用在多周期的时钟path，可以节省功耗。如下图所示：
我们经常说的reg2clockgate path的setup和hold检查，就是指：clock gate上enable信号要比clock信号提前到达一段时间和保持一段时间。
通常，clock gate上的setup会比较难收敛，因为如下图对于clock gate的timing path，天然会穿在skew k；clock tree必然不balance。在实际设计中，我们一般会尽量将clock gate 单元放在寄存器附近以减小skew。也可以采用 set_clock_gating_check ，加大对clock gate timing的约束。
常见的clock gating cell有 icg cell (integrated clock gating cell)和 clock gating logical cell (and+low latch)。现在一般library库里都带有icg cell了，clock gating logical cell已经不常用了
对于clock gating cell，synthesis前就会插入，本身和cts没太大关系,
一般只要确保clock timing check打开的就行，就是如下global变量设成true
timing_enable_clock2clock_clockgating_check
另外，cts工具会对其做clone,declone操作.
icg cell clone: 受相同icg cell控制的时序单元较多或者分布不均匀时，就会导致icg cell连线过长，这时可以通过clone icg cell进行优化
icg cell de-clone: 受相同icg cell控制的时序单元较少，就会导致icg cell数量过多，设计density增大。这时可以通过de-clone icg cell进行优化。
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