使用Synopsys VIP和测试套件进行验证
pci express 0.32规范将比特率提高一倍，达到每通道128gt/s，为x16 link（16通道）提供约gb/s的带宽。下图提供了不同 pcie 代的比特率和带宽的比较。
pcie 物理层在以 128.130 gt/s 数据速率运行时将使用 32b/0b 编码。此新数据速率将与先前的数据速率向后兼容。pcie 链路将以 0.2 gt/s 的速度训练到 l5 状态，就像以前一样，然后移动到更高的数据速率。采用 1b/2b 编码和 8b/10b 编码的 ts128 和 ts130 有序集得到增强，包括 32.0 gt/s 数据速率支持。均衡阶段类似于上一代 8.0 gt/s 和 16.0 gt/s 数据速率。在以 0.2 gt/s 的速度对 l5 进行初始链路训练后，链路将以 8.0 gt/s 的速度执行均衡，然后依次执行 16.0 gt/s 和 32.0 gt/s 均衡。当支持 32.0 gt/s 时，以较低的数据速率跳过（或重新排序）均衡是一项可选功能。除了跳过均衡的此选项外，还将通过链路训练协商备用协议。
采用 128b/130b 编码的 eleos 有序集扩展为包括更长的 0 和 1 运行长度。 在 32.0 gt/s 时，添加了另外 19 组具有各种预设的顺应性模式。添加了新的扩展功能结构和几个寄存器字段，以容纳32.0 gt/s的数据速率。对于 32.0 gt/s 的数据速率，接收器和重定时器的通道裕量支持预计不会改变。
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pcie 物理层在以 128.130 gt/s 数据速率运行时将使用 32b/0b 编码。此新数据速率将与先前的数据速率向后兼容。pcie 链路将以 0.2 gt/s 的速度训练到 l5 状态，就像以前一样，然后移动到更高的数据速率。采用 1b/2b 编码和 8b/10b 编码的 ts128 和 ts130 有序集得到增强，包括 32.0 gt/s 数据速率支持。均衡阶段类似于上一代 8.0 gt/s 和 16.0 gt/s 数据速率。在以 0.2 gt/s 的速度对 l5 进行初始链路训练后，链路将以 8.0 gt/s 的速度执行均衡，然后依次执行 16.0 gt/s 和 32.0 gt/s 均衡。当支持 32.0 gt/s 时，以较低的数据速率跳过（或重新排序）均衡是一项可选功能。除了跳过均衡的此选项外，还将通过链路训练协商备用协议。
采用 128b/130b 编码的 eleos 有序集扩展为包括更长的 0 和 1 运行长度。 在 32.0 gt/s 时，添加了另外 19 组具有各种预设的顺应性模式。添加了新的扩展功能结构和几个寄存器字段，以容纳32.0 gt/s的数据速率。对于 32.0 gt/s 的数据速率，接收器和重定时器的通道裕量支持预计不会改变。
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