单倍FIFO存储在脉冲雷达中的应用?
【摘 要】 针对某脉冲警戒雷达设计了一种新的基于单倍fifo存储空间的乒乓存储电路，实现了dsp与a／d、d／a之间的数据交换。
关键词：单倍fifo存储，乒乓存储，脉冲重复周期
1 引 言
在雷达信号处理系统的设计中，为了充分发挥dsp强大的处理能力，常采用乒乓输入输出结构来分别读取a／d采样的待处理数据和输出处理后的视频数据到d／a。具体电路多采用双口ram来实现乒乓结构，其存储量要大于或等于每个脉冲重复周期内采样或输出数据量的两倍。采用双口ram实现乒乓结构的原理如图1所示。
2 基于单倍存储空间的乒乓设计
本次设计基于的某警戒雷达具有脉冲重复周期长（平均为5ms），非全程采样的特点。由于系统内的数据交换比较多，交换的数据宽度又比较大，为后面pcb布线空间的考虑，设计时全部采用引脚较少的fifo来完成信号数据的交换。信号处理系统的结构如图2所示。
视频输入的i、q数据经a／d采样后送fifo1进行缓冲，然后由dsp1从fifo1中一次读取一帧数据进行信号处理，再通过fifo2传给dsp2继续进行余下的信号处理，dsp2把处理过的视频信号送到fifo3，经d／a变换后得到最终的视频输出。由于本设计所针对的某警戒雷达的脉冲重复周期较长，每帧的采样数据要做4096点的fft，采样数据量较大，单倍采样数据存储需要4k＊32bit。由于设计中dsp与a／d、dsp与dsp、dsp与d／a之间采用异步fifo进行数据的缓存和交换，而现有的异步fifo多为4k*8bit，如果采用上述的双倍－存储量的乒乓设计，仅a／d采样数据存储就需要8片4k＊8bit的fifo，整个设计用于数据交换的fifo芯片将达到20片，这将使系统过于庞大，给pcb的布局布线造成很大的困难。因此，有必要寻求一种新的方法来实现数据的缓存和交换。
为此，根据系统的特点，设计了一种基于单倍存储量的乒乓实现方法。设计思想是：考虑到dsp输入输出数据与a／d、d／a转换速度（即，a／d向fifo1中写数和d／a从fifo3中读数）上的差别，采用cpld对fifo数据的读出时机进行控制，并利用脉冲重复周期信号对fifo进行周期复位，以保证写入fifo的每帧数据被正确完整地读出。基于单倍存储量的乒乓实现方法如图3所示。
（1）a／d采样数据乒乓存取实现
基于单倍fifo存储实现采样数据的乒乓存取时序如图4所示。由于dsp从fifo中读数的速度远快于a／d采样电路向fifo写入的速度。本设计的关键在于控制dsp1从fifo1中读取采样数据的开始时刻，以确保dsp1从fifo1中读取最后一个有效采样数据的结束时刻要晚于最后一个有效的采样数据由a／d向fifo写入的时刻，且早于下一个fifo的复位时刻，即dsp1从fifo1中读取采样数据的结束时刻要落入图4所示网格区域。由于本系统每个脉冲重复周期中最后一个有效的a／d采样时钟距下一个脉冲重复周期还有100μs的时间，在这段时间内已经没有新的采样数据写入fifo。因此，只要dsp1在这个区域内结束fifo1数据的读取，就不会因为读取结束时刻太早而导致读到无效的数据（读时钟超过了写时钟），也不会因为读取结束时刻太晚而导致有效数据的丢失（fifo1已被复位），从而保证读取的一帧数据的正确性。
设计时采用cpld来实现图4所示的时序。具体的方法是，在cpld中设定一个12位的计数器，对a／d的采样时钟进行计数。每个脉冲重复周期开始时启动对a／d的采样时钟进行计数。当计数到某一值时，向dsp1发一个中断脉冲，dsp1在响应这个中断后启动dma开始从fifo1中读取本帧的采样数据。计数值的大小要保证该次dma的结束时刻能落入图4所示网格区域。由于涉及到dsp读取fifo的速度及dsp本身在dma启动期间外部总线是否被占用，因此该计数值要等到dsp程序调试过程中才能最终确定。由于cpld是现场可编程器件，其程序可在dsp调试过程中进行修改，因此该设计方案是可行的。
（2）d／a视频数据乒乓存取实现
基于单倍fifo存储实现视频数据的乒乓输出要简单一些，其时序如图5所示。dsp2在每个prt下降沿启动dma，将处理完成的上一帧视频数据写入fifo3。由于dsp写入fifo的速度要远快于d／a转换速度即fifo的读取速度，因此，图5时序的实现只要保证d／a从fifo3中读取每帧数据的开始时刻晚于dsp2向fifo3中写入每帧数据的开始时刻。当然，从fifo3中读取每帧数据的开始时刻也不能太晚，还要确保每帧全部的有效数据在fifo3被复位之前读出。
设计上仍采用cpld来实现上述时序，在cpld中设定一个12位的计数器，在每个脉冲重复周期上升沿开始对d／a的转换时钟进行计数。当计数到某值时，启动d／a从fifo3中读取视频数据。
3 结束语
本文基于某脉冲警戒雷达提出的单倍存储空间的乒乓设计，在系统调试过程中，dsp对fifo的读写可达到40m word，远快于a／d800k的采样率和d／a 200k的转换率。经系统调试证明，该设计方案是行之有效的。
参考文献
1 童智勇．基于高速dsp的mtd雷达信号处理系统的研究．北京理工大学博士学位论文，2001
2 m．i．斯科尔尼克．雷达系统导论．北京：国防工业出版社，1992
3 丁鹭飞，耿富录．雷达原理．西安：西安电子科技大学出版社，1995
PLC外接按钮开关的方法
2025年智能网联汽车将进入市场爆发期
宽带电压控制放大器VCA810的性能特点及应用范围
爱立信与越南邮电集团达成战略合作 加速越南工业4.0技术的普及
音频信号传输方式的转接 非平衡信号能否转平衡信号？
单倍FIFO存储在脉冲雷达中的应用?
伺服电机的好搭档——精锐广用APEX行星减速机
对英飞凌有史最大手笔30亿美元购IR的几点看法
柔性导电复合材料：青岛科技大自修复有机硅应变传感器取得新进展
精谱测控熔喷无纺布表面污点在线检测设备高精度
声智科技全面系统地展示了自主研发的远场智能交互系统开放平台
感觉我找到噪声系数差3dB的原因了
基于FSQ510的RD-267 4.2W电源设计方案
动力电池技术升级标准和安全性受关注
纳微半导体闪亮登场慕尼黑上海电子展，氮化镓最新工业级应用产品首次公开亮相
安科瑞医疗IT系统在手术室的应用
基于总线和组态软件WINCC实现水力机组状态监测系统的设计
华为鸿蒙2.0带来好消息 2021年部分华为手机能升级到鸿蒙2.0
iPhone8开售效果不理想，7又降价了讲真现在买iPhone7真不亏！
自制FM发射器教程
关键词：单倍fifo存储，乒乓存储，脉冲重复周期
1 引 言
在雷达信号处理系统的设计中，为了充分发挥dsp强大的处理能力，常采用乒乓输入输出结构来分别读取a／d采样的待处理数据和输出处理后的视频数据到d／a。具体电路多采用双口ram来实现乒乓结构，其存储量要大于或等于每个脉冲重复周期内采样或输出数据量的两倍。采用双口ram实现乒乓结构的原理如图1所示。
2 基于单倍存储空间的乒乓设计
本次设计基于的某警戒雷达具有脉冲重复周期长（平均为5ms），非全程采样的特点。由于系统内的数据交换比较多，交换的数据宽度又比较大，为后面pcb布线空间的考虑，设计时全部采用引脚较少的fifo来完成信号数据的交换。信号处理系统的结构如图2所示。
视频输入的i、q数据经a／d采样后送fifo1进行缓冲，然后由dsp1从fifo1中一次读取一帧数据进行信号处理，再通过fifo2传给dsp2继续进行余下的信号处理，dsp2把处理过的视频信号送到fifo3，经d／a变换后得到最终的视频输出。由于本设计所针对的某警戒雷达的脉冲重复周期较长，每帧的采样数据要做4096点的fft，采样数据量较大，单倍采样数据存储需要4k＊32bit。由于设计中dsp与a／d、dsp与dsp、dsp与d／a之间采用异步fifo进行数据的缓存和交换，而现有的异步fifo多为4k*8bit，如果采用上述的双倍－存储量的乒乓设计，仅a／d采样数据存储就需要8片4k＊8bit的fifo，整个设计用于数据交换的fifo芯片将达到20片，这将使系统过于庞大，给pcb的布局布线造成很大的困难。因此，有必要寻求一种新的方法来实现数据的缓存和交换。
为此，根据系统的特点，设计了一种基于单倍存储量的乒乓实现方法。设计思想是：考虑到dsp输入输出数据与a／d、d／a转换速度（即，a／d向fifo1中写数和d／a从fifo3中读数）上的差别，采用cpld对fifo数据的读出时机进行控制，并利用脉冲重复周期信号对fifo进行周期复位，以保证写入fifo的每帧数据被正确完整地读出。基于单倍存储量的乒乓实现方法如图3所示。
（1）a／d采样数据乒乓存取实现
基于单倍fifo存储实现采样数据的乒乓存取时序如图4所示。由于dsp从fifo中读数的速度远快于a／d采样电路向fifo写入的速度。本设计的关键在于控制dsp1从fifo1中读取采样数据的开始时刻，以确保dsp1从fifo1中读取最后一个有效采样数据的结束时刻要晚于最后一个有效的采样数据由a／d向fifo写入的时刻，且早于下一个fifo的复位时刻，即dsp1从fifo1中读取采样数据的结束时刻要落入图4所示网格区域。由于本系统每个脉冲重复周期中最后一个有效的a／d采样时钟距下一个脉冲重复周期还有100μs的时间，在这段时间内已经没有新的采样数据写入fifo。因此，只要dsp1在这个区域内结束fifo1数据的读取，就不会因为读取结束时刻太早而导致读到无效的数据（读时钟超过了写时钟），也不会因为读取结束时刻太晚而导致有效数据的丢失（fifo1已被复位），从而保证读取的一帧数据的正确性。
设计时采用cpld来实现图4所示的时序。具体的方法是，在cpld中设定一个12位的计数器，对a／d的采样时钟进行计数。每个脉冲重复周期开始时启动对a／d的采样时钟进行计数。当计数到某一值时，向dsp1发一个中断脉冲，dsp1在响应这个中断后启动dma开始从fifo1中读取本帧的采样数据。计数值的大小要保证该次dma的结束时刻能落入图4所示网格区域。由于涉及到dsp读取fifo的速度及dsp本身在dma启动期间外部总线是否被占用，因此该计数值要等到dsp程序调试过程中才能最终确定。由于cpld是现场可编程器件，其程序可在dsp调试过程中进行修改，因此该设计方案是可行的。
（2）d／a视频数据乒乓存取实现
基于单倍fifo存储实现视频数据的乒乓输出要简单一些，其时序如图5所示。dsp2在每个prt下降沿启动dma，将处理完成的上一帧视频数据写入fifo3。由于dsp写入fifo的速度要远快于d／a转换速度即fifo的读取速度，因此，图5时序的实现只要保证d／a从fifo3中读取每帧数据的开始时刻晚于dsp2向fifo3中写入每帧数据的开始时刻。当然，从fifo3中读取每帧数据的开始时刻也不能太晚，还要确保每帧全部的有效数据在fifo3被复位之前读出。
设计上仍采用cpld来实现上述时序，在cpld中设定一个12位的计数器，在每个脉冲重复周期上升沿开始对d／a的转换时钟进行计数。当计数到某值时，启动d／a从fifo3中读取视频数据。
3 结束语
本文基于某脉冲警戒雷达提出的单倍存储空间的乒乓设计，在系统调试过程中，dsp对fifo的读写可达到40m word，远快于a／d800k的采样率和d／a 200k的转换率。经系统调试证明，该设计方案是行之有效的。
参考文献
1 童智勇．基于高速dsp的mtd雷达信号处理系统的研究．北京理工大学博士学位论文，2001
2 m．i．斯科尔尼克．雷达系统导论．北京：国防工业出版社，1992
3 丁鹭飞，耿富录．雷达原理．西安：西安电子科技大学出版社，1995
PLC外接按钮开关的方法
2025年智能网联汽车将进入市场爆发期
宽带电压控制放大器VCA810的性能特点及应用范围
爱立信与越南邮电集团达成战略合作 加速越南工业4.0技术的普及
音频信号传输方式的转接 非平衡信号能否转平衡信号？
单倍FIFO存储在脉冲雷达中的应用?
伺服电机的好搭档——精锐广用APEX行星减速机
对英飞凌有史最大手笔30亿美元购IR的几点看法
柔性导电复合材料：青岛科技大自修复有机硅应变传感器取得新进展
精谱测控熔喷无纺布表面污点在线检测设备高精度
声智科技全面系统地展示了自主研发的远场智能交互系统开放平台
感觉我找到噪声系数差3dB的原因了
基于FSQ510的RD-267 4.2W电源设计方案
动力电池技术升级标准和安全性受关注
纳微半导体闪亮登场慕尼黑上海电子展，氮化镓最新工业级应用产品首次公开亮相
安科瑞医疗IT系统在手术室的应用
基于总线和组态软件WINCC实现水力机组状态监测系统的设计
华为鸿蒙2.0带来好消息 2021年部分华为手机能升级到鸿蒙2.0
iPhone8开售效果不理想，7又降价了讲真现在买iPhone7真不亏！
自制FM发射器教程