时序分析Slew/Transition基本概念介绍
今天要介绍的时序分析基本概念是 slew ，信号转换时间，也被称为transition time。是指电压从10%vdd上升到90%vdd所需要的时间，或者是从90%vdd下降到10%vdd所需要的时间，当然也可以是20%vdd上升到80%vdd的时间，具体要看timing lib库里面的定义，如：
# falling edge thresholds:
slew_lower_threshold_pct_fall : 10.0;
slew_upper_threshold_pct_fall : 90.0;
# rising edge thresholds:
slew_lower_threshold_pct_rise : 10.0;
slew_upper_threshold_pct_rise : 90.0;
信号上升和下降的转换时间过长意味着该单元内部电路的速度很慢，延时就比较长。在sdc中，用以下命令来限制slew大小。
set_max_transition 0.1 -clock_path [all_clocks]
对cts来说，这也是一个target值，当你设定了一个slew target后，cts engine会通过插入buffer或者upsize等操作，尽可能地去满足整个target值。当然，slew也不是越小越好，过小的slew会导致cts阶段在clock path上插入过多的buffer，从而影响到skew的balance以及功耗和面积。
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# falling edge thresholds:
slew_lower_threshold_pct_fall : 10.0;
slew_upper_threshold_pct_fall : 90.0;
# rising edge thresholds:
slew_lower_threshold_pct_rise : 10.0;
slew_upper_threshold_pct_rise : 90.0;
信号上升和下降的转换时间过长意味着该单元内部电路的速度很慢，延时就比较长。在sdc中，用以下命令来限制slew大小。
set_max_transition 0.1 -clock_path [all_clocks]
对cts来说，这也是一个target值，当你设定了一个slew target后，cts engine会通过插入buffer或者upsize等操作，尽可能地去满足整个target值。当然，slew也不是越小越好，过小的slew会导致cts阶段在clock path上插入过多的buffer，从而影响到skew的balance以及功耗和面积。
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