在Protel99SE开发软件中实现FPGA/CPLD系统的设计
１、引言
在以往的ｄｓｐ设计中，采用ｔｔｌ、ｃｍｏｓ电路和专用数字电路进行设计时，器件对电路的处理功能是固定的，用户不能定义或修改其逻辑功能。但随着电子技术的发展和工程对所需功能复杂程度的进一步提高，系统将需要很多芯片，这样，在芯片之间，以及芯片和印刷电路板的布线和接点也相应增多，因而导致系统的可靠性下降和功耗增加，这样也就越来越不能满足工程实际的需要。而大规模可编程逻辑器件ｐｌｄ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ 和基于芯片的ｅｄａｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｃ电子设计自动化 工具软件则可以解决这一问题。半导体技术的提高使ａｓｉｃａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：特定用途集成电路 设计技术日趋完善，同时可编程逻辑器件在结构、工艺、集成度、功能、速度、灵活性等方面的改进和提高，也为高效率、高质量、灵活设计数字系统提供了可靠性。此外，ｃｐｌｄｃｏｍｐｌｅｘ ｐｒｏ-ｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ 或ｆｐｇａｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ａｒｒａｙ 技术的出现，又为ｄｓｐ提供了一种崭新的方法，并使ｃｐｌｄ或ｆｐｇａ设计的ｄｓｐ系统具有良好的实用性和极强的实时性。
在ｐｒｏｔｅｌ９９ｓｅ嵌套的ｐｌｄ９９的开发环境下，可编程逻辑器件设计可以直接面向用户要求，自上而下地逐层完成相应的描述、综合、优化、仿真与验证，直到生成能够下载到器件的ｊｅｄ文件，该方法结构严谨，易于操作，其设计流程如图１所示。
２、实例介绍
在某工程中，要求利用ｓｙｎ０，ｓｙｎ１，ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５作为同步信号进行６４个通道的选择，以使６４个通道在不同时刻进行工作，电路产生的发射脉冲连接在６４个双晶探头上，然后将双晶探头产生的原始回波信号ａ１，ｂ１，ｃ１，ｄ１经过ａｄ８１８４四选一开关
输出到信号板进行处理。
３、设计过程
3．１ 确定设计目的
由于每一通道的电路都是相同的，考虑到硬件电路以及电路板容量的问题，可先将６４个通道分成１６组，即每块电路ｐｃｂ板设计四个通道，这１６组利用ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５和拨码开关ｓ１选通，然后利用ｓｙｎ０，ｓｙｎ１产生选通每块电路板的四个通道的选通信号ａ０、ａ１和输出使能ｅｎ，其电路原理如图２所示，信号的先后次序及逻辑关系见图３。
３．２ ｐｌｄ器件的选择和输入输出的确定
由于ｃｕｐｌ语言与器件和生产厂家无关，根据设计目的和要求，最简单、最常用的ｇａｌ２２ｖ１０可以作为目标器件。根据ｇａｌ２２ｖ１０的技术资料和器件各个管脚的定义，可将同步信号ｓｙｎ０，ｓｙｎ１，ｓｙｎ２ ，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５和拨码开关ｓ１的四个管脚作为输入信号，即选择２～１１为输入管脚，１３脚直接接地，１４～２０为输出管脚，其中１４～１７脚用来进行通道选择，１８、１９脚作为ａｄ８１８４的选通信号，２０脚作为ａｄ８１８４的输出使能，参见图２。
３．３ 创建包括头信息的源文件
在ｐｌｄ９９的开发环境下，根据上述设想及管脚分配，利用ｐｒｏｔｅｌ９９ｓｅ模板和硬件描述语言ｃｕｐｌ定义输入输出管脚，以创建包括头信息的文本文件ｔａｎ-ｓｈａｎｇ．ｐｌｄ，然后用ｃｕｐｌ语言写出如下的中间变量逻辑式和逻辑等式注：由于描述变量ｅｎ的乘积项过多，故将变量ｅｎ分成中间变量ｅｎ１和ｅｎ２ ，并完善文本文件。经过一系列设置后便可编译原文件，编译成功后会提示ｃｏｍｐｉｌａｔｉｏｎ ｓｕｃｃｅｓｓｆｕｌ，方法如下：
／＊＊ ｄｅｃｌａｒａｔｉｏｎｓ ａｎｄ ｉｎｔｅｒｍｅｄｉａｔｅ ｖａｒｉａｂｌｅｓ ＊＊／
ｅｎ１＝！（ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙ
ｎ４ ＆ ｓｙｎ５
＃！ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ ！ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４
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４ ＆！ｓｙｎ５）;／＊＊ ｌｏｇｉｃ ｅｑｕａｔｉｏｎｓ ＊＊／
ｅｎ＝ｅｎ１＆ｅｎ２
ａ１＝！ｓｙｎ１ ＆！ｅｎ
ａ０＝！ｓｙｎ０ ＆！ｅｎ
ａ＝！ａ１＆！ａ０＆ ！ｅｎ
ｂ＝！ａ１＆ａ０＆ ！ｅｎ
ｃ＝ａ１＆！ａ０＆ ！ｅｎ
ｄ＝ａ１＆ａ０＆！ｅｎ
３．４ 设置仿真向量
通过创建仿真测试文件ｔａｎｓｈａｎｇ．ｓｉ可进行仿真测试，当编译和仿真成功后，即可得到可下载到可编程逻辑器件的ｊｅｄ文件。该仿真测试文件ｔａｎｓｈａｎｇ．ｓｉ如下：
ｏｒｄｅｒ：ｓｙｎ５，ｓｙｎ４，ｓｙｎ３，ｓｙｎ２，ｓｙｎ１，ｓｙｎ
０，ｋ４，ｋ３，ｋ２，ｋ１，ｏｅ，ｅｎ，ａ１，ａ０，ａ，ｂ，ｃ，ｄ；
ｖｅｃｔｏｒｓ：
００００００００００１ｌｈｈｌｌｌｈ
０００００１００００１ｌｈｌｌｌｈｌ
００００１０００００１ｌｌｈｌｈｌｌ
００００１１００００１ｌｌｌｈｌｌｌ
从仿真结果很明显地可以看出：拨码开关的四位ｋ１，ｋ２，ｋ３，ｋ４分别代表００～０ｆ（十六进制码）这１６组，而每组的四个通道的输出为ａ，ｂ，ｃ，ｄ；由于ｓｙｎ０，ｓｙｎ１，ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５可组成００～３ｆ（十六进制码）共６４个通道，从而实现了利用ｓｙｎ０，ｓｙｎ１，ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５分时选通６４个通道回波信号的功能。由于ｅｎ始终为低电平信号，因此保证了ａｄ８１８４的选通信号能够起作用。
４、结论
利用ａｄｖａｎｃｅｄ ｐｒｏｔｅｌ ｐｌｄ９９的硬件描述语言ｃｕｐｌ进行ｐｌｄ设计，具有设计简单、可操作性强的优点，在采用可编程逻辑器件进行系统设计时，由于其硬件描述语言ｃｕｐｌ能够定义内部逻辑和外接管脚的功能，而且在设计中根本不必考虑逻辑器件内部连线和组合逻辑阵列？ｉｎｔｅｒｃｏｎｎｅｃｔ ａｎｄ ｃｏｍｂｉｎａｔｏ-ｒｉａｌ ｌｏｇｉｃａｌ？，再加上除了系统行为和功能描述外，所有设计过程都可以用计算机自动完成，所以，通过可编程逻辑器件？ｆｐｇａ？等开发工具，在实验室就可以设计出专用的集成电路，从而真正实现电子设计自动化。由此可见：该方法并为数字系统的设计提供了非常方便的手段，灵活地解决了众多复杂的工程实践问题，从而可大大缩短研发时间。
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２、实例介绍
在某工程中，要求利用ｓｙｎ０，ｓｙｎ１，ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５作为同步信号进行６４个通道的选择，以使６４个通道在不同时刻进行工作，电路产生的发射脉冲连接在６４个双晶探头上，然后将双晶探头产生的原始回波信号ａ１，ｂ１，ｃ１，ｄ１经过ａｄ８１８４四选一开关
输出到信号板进行处理。
３、设计过程
3．１ 确定设计目的
由于每一通道的电路都是相同的，考虑到硬件电路以及电路板容量的问题，可先将６４个通道分成１６组，即每块电路ｐｃｂ板设计四个通道，这１６组利用ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５和拨码开关ｓ１选通，然后利用ｓｙｎ０，ｓｙｎ１产生选通每块电路板的四个通道的选通信号ａ０、ａ１和输出使能ｅｎ，其电路原理如图２所示，信号的先后次序及逻辑关系见图３。
３．２ ｐｌｄ器件的选择和输入输出的确定
由于ｃｕｐｌ语言与器件和生产厂家无关，根据设计目的和要求，最简单、最常用的ｇａｌ２２ｖ１０可以作为目标器件。根据ｇａｌ２２ｖ１０的技术资料和器件各个管脚的定义，可将同步信号ｓｙｎ０，ｓｙｎ１，ｓｙｎ２ ，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５和拨码开关ｓ１的四个管脚作为输入信号，即选择２～１１为输入管脚，１３脚直接接地，１４～２０为输出管脚，其中１４～１７脚用来进行通道选择，１８、１９脚作为ａｄ８１８４的选通信号，２０脚作为ａｄ８１８４的输出使能，参见图２。
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／＊＊ ｄｅｃｌａｒａｔｉｏｎｓ ａｎｄ ｉｎｔｅｒｍｅｄｉａｔｅ ｖａｒｉａｂｌｅｓ ＊＊／
ｅｎ１＝！（ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙ
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３．４ 设置仿真向量
通过创建仿真测试文件ｔａｎｓｈａｎｇ．ｓｉ可进行仿真测试，当编译和仿真成功后，即可得到可下载到可编程逻辑器件的ｊｅｄ文件。该仿真测试文件ｔａｎｓｈａｎｇ．ｓｉ如下：
ｏｒｄｅｒ：ｓｙｎ５，ｓｙｎ４，ｓｙｎ３，ｓｙｎ２，ｓｙｎ１，ｓｙｎ
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从仿真结果很明显地可以看出：拨码开关的四位ｋ１，ｋ２，ｋ３，ｋ４分别代表００～０ｆ（十六进制码）这１６组，而每组的四个通道的输出为ａ，ｂ，ｃ，ｄ；由于ｓｙｎ０，ｓｙｎ１，ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５可组成００～３ｆ（十六进制码）共６４个通道，从而实现了利用ｓｙｎ０，ｓｙｎ１，ｓｙｎ２，ｓｙｎ３，ｓｙｎ４，ｓｙｎ５分时选通６４个通道回波信号的功能。由于ｅｎ始终为低电平信号，因此保证了ａｄ８１８４的选通信号能够起作用。
４、结论
利用ａｄｖａｎｃｅｄ ｐｒｏｔｅｌ ｐｌｄ９９的硬件描述语言ｃｕｐｌ进行ｐｌｄ设计，具有设计简单、可操作性强的优点，在采用可编程逻辑器件进行系统设计时，由于其硬件描述语言ｃｕｐｌ能够定义内部逻辑和外接管脚的功能，而且在设计中根本不必考虑逻辑器件内部连线和组合逻辑阵列？ｉｎｔｅｒｃｏｎｎｅｃｔ ａｎｄ ｃｏｍｂｉｎａｔｏ-ｒｉａｌ ｌｏｇｉｃａｌ？，再加上除了系统行为和功能描述外，所有设计过程都可以用计算机自动完成，所以，通过可编程逻辑器件？ｆｐｇａ？等开发工具，在实验室就可以设计出专用的集成电路，从而真正实现电子设计自动化。由此可见：该方法并为数字系统的设计提供了非常方便的手段，灵活地解决了众多复杂的工程实践问题，从而可大大缩短研发时间。
上拉电阻有什么作用如何选择上拉电阻
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ISE2019第四届英国（伦敦）国际安防与道路交通安全展
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