SoC用低电压SRAM技术
东芝在“2010 symposium on vlsitechnology”上，发布了采用09年开始量产的40nm工艺soc的低电压sram技术。该技术为主要用于便携产品及消费类产品的低功耗工艺技术。通过控制晶体管阈值电压的经时变化，可抑制sram的最小驱动电压上升。东芝此次证实，单元面积仅为0.24μm2的32mbitsram的驱动电压可在确保95%以上成品率的情况下降至0.9v.因此，低功耗soc的驱动电压可从65nm工艺时的1.2v降至0.9v以下。
降低sram的电压是soc实现微细化时存在的最大技术课题之一。sram由于集成尺寸比逻辑部分小的晶体管，因此容易导致每个晶体管的阈值电压不均。而且，使6个晶体管联动可实现存储器功能，因此每个晶体管的不均都容易引发性能不良。所以，尖端soc“需要以较高的成品率制造大容量且低电压工作的sram的技术”（东芝半导体系统lsi业务部系统lsi元件技术开发部部长亲松尚人）。
此次，作为满足该要求的混载sram技术，东芝开发出了不易受nbti（negative bias temperatureinstability）等导致的阈值电压变化影响的晶体管技术。nbti是指晶体管的阈值电压随着时间的推移，受印加电压及温度的影响发生变化的现象。该公司此次的技术由2个要素构成，分别是（1）控制nbti发生，（2）控制nbti等导致的阈值电压变动对晶体管工作造成的影响。
在确保95%以上成品率的情况下，sram的驱动电压可降至0.9v
通过向栅极绝缘膜添加hf,控制nbti
通过改进硅化工艺，控制结漏导致的阈值电压漂移
（1）作为控制nbti发生的技术，该公司向多晶硅栅极及sion栅极绝缘膜的界面附近添加了hf（铪）。hf可作为使sion栅极绝缘膜与硅底板界面上存在的氧原子悬空键（danglingbond）相互结合的催化剂发挥作用。由此可控制悬空键引起的nbti现象。该技术以东芝与nec电子（现在的瑞萨电子）的cmos工艺技术共同开发成果为基础，于08年开发而成。
（2）为了降低nbti等导致的阈值电压变动给晶体管工作造成的影响，该公司使镍发生了硅化反应，并对其周边工艺进行了改进。这样，镍便会在硅底板中异常扩散，形成结漏电流源，从而控制晶体管的阈值电压随着nbti等发生大幅变动的现象。
东芝采用这些方法在soc上混载了50m~60mbit左右的sram,而关于dram,则采用通过40μm引脚的微焊点（microbump）使其与soc芯片层积的方法。东芝已通过部分65nm工艺导入了该方法，今后还打算在40nm工艺上沿用。东芝的亲松表示“从dram的容量、数据传输速度及工艺成本等方面来判断，尖端工艺最好不要在soc上混载dram”.东芝的目标是“向客户提供结合最尖端的soc技术与sip技术的模块”.目前dram的最大容量约为512mbit,东芝计划今后使1gbit以上的dram与soc实现芯片层积。
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降低sram的电压是soc实现微细化时存在的最大技术课题之一。sram由于集成尺寸比逻辑部分小的晶体管，因此容易导致每个晶体管的阈值电压不均。而且，使6个晶体管联动可实现存储器功能，因此每个晶体管的不均都容易引发性能不良。所以，尖端soc“需要以较高的成品率制造大容量且低电压工作的sram的技术”（东芝半导体系统lsi业务部系统lsi元件技术开发部部长亲松尚人）。
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（2）为了降低nbti等导致的阈值电压变动给晶体管工作造成的影响，该公司使镍发生了硅化反应，并对其周边工艺进行了改进。这样，镍便会在硅底板中异常扩散，形成结漏电流源，从而控制晶体管的阈值电压随着nbti等发生大幅变动的现象。
东芝采用这些方法在soc上混载了50m~60mbit左右的sram,而关于dram,则采用通过40μm引脚的微焊点（microbump）使其与soc芯片层积的方法。东芝已通过部分65nm工艺导入了该方法，今后还打算在40nm工艺上沿用。东芝的亲松表示“从dram的容量、数据传输速度及工艺成本等方面来判断，尖端工艺最好不要在soc上混载dram”.东芝的目标是“向客户提供结合最尖端的soc技术与sip技术的模块”.目前dram的最大容量约为512mbit,东芝计划今后使1gbit以上的dram与soc实现芯片层积。
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