Virtex7上DDR3的测试例程
这篇文章我们讲一下virtex7上ddr3的测试例程，vivado也提供了一个ddr的example，但却是纯verilog代码，比较复杂，这里我们把ddr3的mig的ip core挂在microblaze下，用很简单的程序就可以进行ddr3的测试。
新建工程，fpga选型为xc7v690tffg-1761。创建block design，命名为microblaze_ddr3。
ddr1 在bd文件中加入mircoblaze。
ddr2 点击run block automation
ddr3 按照默认配置，确定即可。
ddr4 出现下面的界面。
ddr5 添加mig的ip core
ddr6 开始配置ddr，选择create design.
ddr7 这一步是选择pin脚兼容的fpga，我们不做选择，直接next。
ddr8 选择ddr3.
ddr9 ①选择ddr的工作频率，我们这里让ddr3的频率为1600mhz，所以时钟频率是800mhz；
②选择器件，根据实际情况来选择即可；
③数据位宽，也是根据板卡上的实际位宽进行选择；
④默认即可。
ddr10 选择axi总线的位宽，这里我们选择512.
ddr11 ①选择输入时钟频率，虽然ddr的工作时钟是800mhz（在第10步中选择），但我们可以输入一个低频时钟，然后mig的ip core中会倍频到所需频率。
②mig的ip core默认会输出一个200mhz的时钟，如果还需要其他的时钟输出，可以在这里选择。其他选择默认即可。
ddr12 ①选择输入时钟的方式，这里的输入时钟就是我们上一个页面中的设置的200mhz的输入时钟，如果选择差分或单端，则输入通过fpga的管脚输入200mhz时钟到mig的ip core；如果选择no buffer，则可以通过fpga内部的mmcm输出一个200mhz时钟到mig；这里我选择了no buffer；
②选择参考时钟的方式，参考时钟频率固定是200mhz，如果选择如果选择差分或单端，则输入通过fpga的管脚输入200mhz时钟到mig的ip core；如果选择no buffer，则可以通过fpga内部的mmcm输出一个200mhz时钟到mig；如果在前一个页面中选择了输入时钟频率是200mhz，则这边会出现一个use system clock的选项，因为此时两个时钟频率是相同的嘛。这里我选择了use system clock；
③设置输入复位信号的极性，这个要特别注意，尽量选择高有效，因为无论我们选择高复位还是低复位，它的端口名都叫sys_rst，会让人直观就觉得是高复位。我第一次使用时，就没注意到这个选项，默认为低，但在mig的端口上看到sys_rst这个名字我以为是高有效，结果ddr一直不通。
（备注：对于绝大多数的xilinx的ip，如果是低有效的复位，端口名字中肯定是有n这个标志的）
ddr13 这个页面不需要操作。
ddr14 下面开始分配管脚，我比较习惯于选第二个，无论是第一次分配还是后面再重新分配。
在这一页，可以根据原理图一一分配管脚；如果有现成的xdc/ucf文件，可以直接通过read xdc/ucf读入，然后再选择validate验证管脚分配是否正确。
ddr16 如果validate成功，则会提示下面的界面。
ddr17 如果在第13步中，选择了差分或单端输入，则这里会出现下面第一个图；如果选择了no buffer，则这里会出现第二个图。很容易理解，如果选择了通过外部管脚输入时钟，那这里就是让选择具体的管脚。并不是所有的mrcc或者srcc管脚都可以选的，只能选择跟ddr管脚同一片区域的（比如ddr放在了bank31 32 33，那么这里的时钟输入管脚就不能选择bank15）。
ddr18 如果不选择复位信号管脚，就可以通过fpga内部逻辑来输入复位。
ddr19 后面一路next就完成了mig ip core的配置了。
在bd文件中，加入axi interconnect、uartlite和interrupt（如果不加中断模块，microblaze的程序跑不起来），串口用来打印信息。然后再添加各输入输出端口，把内部的线连接起来，如下图所示。
ddr20 但这个图里的线太多，看着不直观，我们把microblaze模块、mdm_1、rst_clk_wiz和local_memory模块（上图中红框中的4个模块）放到一个子模块中，取名mb_min_sys，如下图。
ddr21 创建顶层的top文件，并在top文件中例化bd文件。可以把init_calib_complete和mmcm_locked这两个信号抓出来，在下载程序后，这两个信号必须都是高，不然ddr就工作不正常，肯定是中间某个环节配置有问题。具体top.v文件内容见附录
将工程综合、实现、生成bit文件，并导出hardware。
ddr22 打开sdk，新建application project，并按下面的步骤依次操作。
ddr23ddr24 再选择模板为helloworld，最后finish。
ddr25 修改helloworld.c，见附录，重新编译，如果提示overflowed则把lscript.ld文件中的size改大。
ddr26 运行程序后，可以看到串口打印信息如下：
ddr27 附录
// top.v`timescale 1ns / 1psmodule top ( input clk_n, input clk_p, input uart_rxd, output uart_txd, output [15:0]ddr3_addr, output [2:0]ddr3_ba, output ddr3_cas_n, output [0:0]ddr3_ck_n, output [0:0]ddr3_ck_p, output [0:0]ddr3_cke, output [0:0]ddr3_cs_n, output [7:0]ddr3_dm, inout [63:0]ddr3_dq, inout [7:0]ddr3_dqs_n, inout [7:0]ddr3_dqs_p, output [0:0]ddr3_odt, output ddr3_ras_n, output ddr3_reset_n, output ddr3_we_n ); wire axi4_clk; wire axil_clk; reg axi4_rstn; wire axil_rstn; wire init_calib_complete; wire mmcm_locked; wire ddr_rst; always @ ( posedge axi4_clk ) begin axi4_rstn <= axil_rstn; end reg [8:0] cnt; always @ ( posedge axil_clk ) begin if(~axil_rstn) cnt <= 'd0; else if(cnt=='d256) cnt <= cnt ; else cnt <= cnt + 1'b1; end assign ddr_rst = (cnt=='d256)?1'b0:1'b1; microblaze_ddr3 microblaze_ddr3_i (.uart_rxd (uart_rxd ), .uart_txd (uart_txd ), .axil_clk (axil_clk ), .axi4_clk (axi4_clk ), .axi4_rstn (axi4_rstn ), .clk_in_clk_n (clk_n ), .clk_in_clk_p (clk_p ), .ddr3_addr (ddr3_addr ), .ddr3_ba (ddr3_ba ), .ddr3_cas_n (ddr3_cas_n ), .ddr3_ck_n (ddr3_ck_n ), .ddr3_ck_p (ddr3_ck_p ), .ddr3_cke (ddr3_cke ), .ddr3_cs_n (ddr3_cs_n ), .ddr3_dm (ddr3_dm ), .ddr3_dq (ddr3_dq ), .ddr3_dqs_n (ddr3_dqs_n ), .ddr3_dqs_p (ddr3_dqs_p ), .ddr3_odt (ddr3_odt ), .ddr3_ras_n (ddr3_ras_n ), .ddr3_reset_n (ddr3_reset_n ), .ddr3_we_n (ddr3_we_n ), .ddr_rst (ddr_rst ), .init_calib_complete (init_calib_complete ), .mmcm_locked (mmcm_locked ), .reset (1'b0 ), .axil_rstn (axil_rstn ) );endmodule // helloworld.c#include #include platform.h#include xil_printf.hint main(){ init_platform(); print(-------ddr3 test----------------------); unsigned int *ddr_mem = (unsigned int*) xpar_mig_7series_0_baseaddr; // write data to ddr3 *ddr_mem = 0x12345678; // read back unsigned int value = *(unsigned int *) xpar_mig_7series_0_baseaddr; xil_printf(value = 0x%x, value); cleanup_platform(); return 0;}
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ddr3 按照默认配置，确定即可。
ddr4 出现下面的界面。
ddr5 添加mig的ip core
ddr6 开始配置ddr，选择create design.
ddr7 这一步是选择pin脚兼容的fpga，我们不做选择，直接next。
ddr8 选择ddr3.
ddr9 ①选择ddr的工作频率，我们这里让ddr3的频率为1600mhz，所以时钟频率是800mhz；
②选择器件，根据实际情况来选择即可；
③数据位宽，也是根据板卡上的实际位宽进行选择；
④默认即可。
ddr10 选择axi总线的位宽，这里我们选择512.
ddr11 ①选择输入时钟频率，虽然ddr的工作时钟是800mhz（在第10步中选择），但我们可以输入一个低频时钟，然后mig的ip core中会倍频到所需频率。
②mig的ip core默认会输出一个200mhz的时钟，如果还需要其他的时钟输出，可以在这里选择。其他选择默认即可。
ddr12 ①选择输入时钟的方式，这里的输入时钟就是我们上一个页面中的设置的200mhz的输入时钟，如果选择差分或单端，则输入通过fpga的管脚输入200mhz时钟到mig的ip core；如果选择no buffer，则可以通过fpga内部的mmcm输出一个200mhz时钟到mig；这里我选择了no buffer；
②选择参考时钟的方式，参考时钟频率固定是200mhz，如果选择如果选择差分或单端，则输入通过fpga的管脚输入200mhz时钟到mig的ip core；如果选择no buffer，则可以通过fpga内部的mmcm输出一个200mhz时钟到mig；如果在前一个页面中选择了输入时钟频率是200mhz，则这边会出现一个use system clock的选项，因为此时两个时钟频率是相同的嘛。这里我选择了use system clock；
③设置输入复位信号的极性，这个要特别注意，尽量选择高有效，因为无论我们选择高复位还是低复位，它的端口名都叫sys_rst，会让人直观就觉得是高复位。我第一次使用时，就没注意到这个选项，默认为低，但在mig的端口上看到sys_rst这个名字我以为是高有效，结果ddr一直不通。
（备注：对于绝大多数的xilinx的ip，如果是低有效的复位，端口名字中肯定是有n这个标志的）
ddr13 这个页面不需要操作。
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ddr16 如果validate成功，则会提示下面的界面。
ddr17 如果在第13步中，选择了差分或单端输入，则这里会出现下面第一个图；如果选择了no buffer，则这里会出现第二个图。很容易理解，如果选择了通过外部管脚输入时钟，那这里就是让选择具体的管脚。并不是所有的mrcc或者srcc管脚都可以选的，只能选择跟ddr管脚同一片区域的（比如ddr放在了bank31 32 33，那么这里的时钟输入管脚就不能选择bank15）。
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