浅谈Ultrascale、Ultrascale+ Serdes与7 Series GTX/GTH的区别
在serdes流行之前，芯片之间的数据传输主要靠低俗串行接口和并行接口（包含源同步接口和异步接口），存在诸如传输速率低、占用io数量多、硬件连接复杂化等弊端。serdes的出现简化了数据传输接口的硬件设计，大大提升了数据传输的速率和带宽效率。
xilinx fpga自virtex-2 pro系列开始集成最高支持2.488gbps线速率的rockitio mgt和最高支持6.25gbps线速率的rockitio-x mgt，之后的fpga产品系列中集成的serdes也在不断演进，到如今在众多用户的量产设计中使用的ultrascale和ultrascale+系列fpga，已经集成了最高支持16.3gbps线速率的gth、最高支持32.75gbps线速率的gty和最高支持58gbps线速率的gtm，更是在7nm versal系列fpga中集成了最高支持112gbps线速率的gtm（combine模式）。
今天我们来聊一聊7 series、ultrascale系列gth与ultrascale+ gty的内部区别，serdes的内部结构和工作原理不在本文中讨论，各种高速串行协议和接口也不在本文中讨论。
我们简单整理了一下主要区别点如下：
1. 在gth中留给用户逻辑接口的interface data width最大可以到80bit，但是gth内部的internal data width最大只能支持到40bit，我们知道serdes线速率和internal data width、编码方式、txusrclk2/ rxusrclk2是线性比例关系，随着serdes支持最高线速率的提升，越来越高的txusrclk2/ rxusrclk2时钟频率将会使逻辑时序的收敛成为一个突出的问题，在ultrascale+ gty内部支持了最高80bit internal data width，方便用户在时序收敛容易实现的频率做到更高的serdes线速率；
2. 高速信号在硬件链路中传输时，越来越高的线速率和愈加复杂的应用场景，对于serdes rx端均衡器的能力要求也相应增加，ultrascale+ gty内部支持了15阶可配置为自适应模式的dfe，对于高线速率、高损耗链路的应用场景，接收端均衡能力有着更好的性能；
3. 在7 series的gth quad中，在一个gth quad内有四个cpll和一个qpll，而在ultrascale的gth quad中、ultrascale+的gth quad中、ultrascale+的gty quad中，则变成了四个cpll和两个qpll，qpll具备更好的jitter性能和更高的频率支持，增加一个qpll可以更好地应对在一个gth/gty quad内设计多种高速串行协议的应用场景和使用多种线速率的应用场景；
4. 在7 series的gtx/gth时，一对参考时钟输入最多可以驱动上下相邻的三个gtx/gth quad，共计12个serdes；而在ultrascale和ultrascale+的gth/gty时钟结构中，一对参考时钟输入最多可以驱动上下相邻的五个gth/gty quad，这种新的时钟走线结构在channel bonding和multi-lane数据对齐的时候会更加方便；
7 series gtrefclk驱动范围
ultrascale & ultrascale+ gtrefclk驱动范围
5. 在7 series的gtx/gth时，参考时钟输入pin只可以用作时钟输入，而在ultrascale的gth和ultrascale+的gth/gty中，参考时钟输入pin还可以配置作为本quad内任一个gth/gty的恢复时钟rxrecclk的输出pin，此输出时钟可以再作为其他gth/gty quad的参考时钟输入，在某些应用场景下可以简化serdes的参考时钟网络设计；
6. 在serdes一些常用调试观测端口的命名上，ultrascale gth、ultrscale+ gth/gty与7 series gtx/gth有一些变化，信号端口的具体含义对应如下；
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我们简单整理了一下主要区别点如下：
1. 在gth中留给用户逻辑接口的interface data width最大可以到80bit，但是gth内部的internal data width最大只能支持到40bit，我们知道serdes线速率和internal data width、编码方式、txusrclk2/ rxusrclk2是线性比例关系，随着serdes支持最高线速率的提升，越来越高的txusrclk2/ rxusrclk2时钟频率将会使逻辑时序的收敛成为一个突出的问题，在ultrascale+ gty内部支持了最高80bit internal data width，方便用户在时序收敛容易实现的频率做到更高的serdes线速率；
2. 高速信号在硬件链路中传输时，越来越高的线速率和愈加复杂的应用场景，对于serdes rx端均衡器的能力要求也相应增加，ultrascale+ gty内部支持了15阶可配置为自适应模式的dfe，对于高线速率、高损耗链路的应用场景，接收端均衡能力有着更好的性能；
3. 在7 series的gth quad中，在一个gth quad内有四个cpll和一个qpll，而在ultrascale的gth quad中、ultrascale+的gth quad中、ultrascale+的gty quad中，则变成了四个cpll和两个qpll，qpll具备更好的jitter性能和更高的频率支持，增加一个qpll可以更好地应对在一个gth/gty quad内设计多种高速串行协议的应用场景和使用多种线速率的应用场景；
4. 在7 series的gtx/gth时，一对参考时钟输入最多可以驱动上下相邻的三个gtx/gth quad，共计12个serdes；而在ultrascale和ultrascale+的gth/gty时钟结构中，一对参考时钟输入最多可以驱动上下相邻的五个gth/gty quad，这种新的时钟走线结构在channel bonding和multi-lane数据对齐的时候会更加方便；
7 series gtrefclk驱动范围
ultrascale & ultrascale+ gtrefclk驱动范围
5. 在7 series的gtx/gth时，参考时钟输入pin只可以用作时钟输入，而在ultrascale的gth和ultrascale+的gth/gty中，参考时钟输入pin还可以配置作为本quad内任一个gth/gty的恢复时钟rxrecclk的输出pin，此输出时钟可以再作为其他gth/gty quad的参考时钟输入，在某些应用场景下可以简化serdes的参考时钟网络设计；
6. 在serdes一些常用调试观测端口的命名上，ultrascale gth、ultrscale+ gth/gty与7 series gtx/gth有一些变化，信号端口的具体含义对应如下；
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