应用笔记|半桥中点负压及应对策略

本文主要阐述了在驱动芯片应用中，半桥中点出现的负压，分析其原因并且通过实验如何正确处理。
驱动芯片与vs负压的产品
电力电子电路中，桥式电路应用非常广泛。图1显示了一个半桥驱动芯片驱动半桥电路的典型电路示意图。
图 1. 理想典型驱动芯片与半桥电路示意图
基本工作原理如下：当hin为高时，输出ho为高，上管m1打开，电流从bus通过m1流到负载端。当lin为高时，输出lo为高，下管m2打开，电流通过m2续流。
图 2. 带寄生电感导致vs电压低于vss
由于线路上有寄生电感，在上管关断，下管开通的瞬态切换过程中，在寄生电感中将产生压降，导致vs端将产生负压，如图 2所示。vs负压端的大小，可由下述公式表示：
vs-vss=-vfd-(lvss-+ls2)×dil/dt-ls1×dih/dt
由上述公式可知，vs的负压大小主要取决于如下参数：电流变化的斜率，寄生电感的大小。电流变化的斜率越大，尤其是在输出短路的情况下，vs负压也越大。寄生电感越大，vs负压也越大。
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vs负压的影响
一般在驱动芯片规格书中规定了最大的vs与vss（com）之间的负压和推荐的工作条件。
由于芯片内部含有寄生的二极管及latch up机制，当vs负压过大时，会导致芯片损坏或逻辑异常。
图 3. 高边的浮动电源与瞬态负压值vb,vs波形
如图3所示，当采用隔离的高边电源，当vs电压低于隔离电源vbs电压时，导致vb电压低于com端时，芯片内部二极管d3存在导通风险。
图 4. bootstrap电路与瞬态负压值vb,vs波形
如图4所示，当高边电源采用bootstrap方式时，由于vs瞬间出现负压，将导致vb到vs的电压升高，当vbs电压大于芯片使用的最高值时，芯片也将损坏。vbs为浮动电源，考虑极端情况，上管导通时发生短路，一旦上管关断，短路大电流将通过下管体二极管。若此时的di/dt将使得vs非常小，vb与vs间电压超过芯片的使用范围。
vs负压幅值过大，有大电流从vs脚流出，会干扰芯片内部衬底，从而干扰内部电路对输入信号电平的正确判断，导致输出信号不受输入信号控制。
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vs负压对应策略
为了降低vs负压，优化pcb布局降低寄生电感是最有效的。pcb布局可以采用如下一些手段：如上下功率管的摆放尽量靠近；驱动芯片靠近被驱动的功率管以减少驱动芯片地到功率器件地。
另外一个途径是降低di/dt值。比较简单的办法是增大关断电阻r1，但以此同时，需要考虑可能会带来效率低下的问题。
图 5. rvs连接电路
图 6. vs端增加反向二极管和稳压管
为了使得vb与vs间的电压差小于vbs_absmax，推荐在vs与vss间加入一个稳压管与高压二极管串联。vb-vs≤vbs_absmax，则稳压管耐压值选择需考虑：vz≤vbs_absmax-vcc。
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slm2304s实验测试
slm2304s负压测试波形
图 7. slm2304s vs 端没有串联电阻
-22v 300ns 负压波形
ch1: ho 丨  ch2: hin 丨  ch4: vs
图 8. slm2304s 串联电阻rvs=10ohm
-37v 300ns 负压波形
ch1: ho 丨  ch2: hin
ch3: 芯片端vs 丨  ch4: 半桥中点vs
从图7，图8对比可看出，vs端未串联电阻，在300ns，负压22v就出现了波形异常，而vs端串联了10ω电阻，负压达到了37v才出现异常。另外如图8所示，在半桥中点有37v的负压，而芯片端的vs电压最大值只存在了20v附近，大大降低了芯片端的负压值；从而有效的抑制了外部负压的数值，相当于提高了芯片的耐负压能力。
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测试总结
vs的负压大小与持续时间关系到驱动芯片的安全、正常工作。瞬态负压的大小主要取决于寄生电感，电流变化的速率。通过对外围电路的有效设计，可以增强驱动芯片在系统中对负压的耐受能力，使其能在恶劣工况中安全工作。