CPLD设计的驱动数码显示电路案例
显示原理：
八段数码显示管如图1.1 所示，八段数码管每一段为一发光二极管，共有a～g 以及小数点dp 八个发光二极管。将八段数码管中的每个二极管的阴极并联在一起，组成公共阴极端。这样把共阴极管脚接地，此时哪个管脚输入高电平，对应发光二极管就被点亮。
图 1.1 八段数码显示管
cl5461as 数码管管脚图如图1.2 所示，它将四个数码显示管的a～g 及小数点dp 管脚并联在一起，作为数码管数据输入端；分别引出各个数码管的阴极a1～a4。
图1.2 cl5461as 数码管管脚图
只要在a1～a4 管脚上轮流加低电平其频率大于40hz，可实现四个数码管同时被点亮的视觉效果。在点亮不同数码管的同时输入不同的数据，即可在数码管上同时显示四位不同的数字。例如：四个数码管要显示9876 数字。第一个数码管a1 加低电平，其余a2、a3、 a4高电平，同时数码管输入和9 对应的数据；然后第二个数码管a2 加低电平，其余a1、a3 、a4 高电平，同时数码管输入和8 对应的数据；然后第三个数码管a3 加低电平，其余a1、a2 、a4 高电平，同时数码管输入和7 对应的数据；然后第四个数码管a4 加低电平，其余a1、a2 、a3 高电平，同时数码管输入和6 对应的数据；周而复始重复上述过程，四个数码管就显示9876 数字。
驱动八位数码管显示电路框图
用cpld 设计一个驱动八位数码管显示电路。八位数码管管脚图如图1.2 所示。
用两个cl5461as 数码管接成一个八位数码管显示，将两个cl5461as 数码管的a～g 及小数点dp 管脚并联在一起，两个cl5461as 数码管的阴极a1～a4 定义为vss0、vss1、vss2、vss3、vss4、vss5、vss6、vss7。
用cpld 设计一个驱动八位数码管显示电路的框图如图1.4 所示。
图1.4 驱动八位数码管显示电路框图
时钟脉冲计数器的输出同时作为 3 线—8 线译码器、八选一数据选择器地址码的输入。
时钟脉冲计数器的输出经过3 线—8 线译码器译码其输出信号接到八位数码管的阴极vss0、vss1、vss2、vss3、vss4、vss5、vss6、vss7 端。要显示的数据信息ａ～ｈ中哪一个，通过八选一数据选择器的地址码来选择，选择出的数据信息经七段译码器译码接数码管的a～g 管脚。这样八个数码管就可以轮流显示八个数字，如果时钟脉冲频率合适，可实现八个数码管同时被点亮的视觉效果。
模块及模块功能：
1.3.1 时钟脉冲计数器模块
时钟脉冲计数器模块cn8 如图1.5 所示。cn8 模块输入信号是时钟脉冲clk，其频率大于40hz，每遇到一个时钟脉冲clk 上升沿，内部累加器便加一，再把累加器所得结果以2进制数的形式输出。要显示八位数字，所以用3 位2 进制数作为输出。输出信号为cout[0..2]。
图 1.5 时钟脉冲计数器模块cn8
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cn8 is
port(clk:in std_logic;
cout:out std_logic_vector(2 downto 0));
end cn8;
architecture rtl of cn8 is
signal q: std_logic_vector(2 downto 0);
begin
process(clk)
begin
if (clk'event and clk='1' ) then
if (q=7) then
q<=000;
else
qcout:=b;
when 010=>cout:=c;
when 011=>cout:=d;
when 100=>cout:=e;
when 101=>cout:=f;
when 110=>cout:=g;
when others=>cout:=h;
end case;
qqqqqqqqqqq<=1101111;
end case;
end process;
end rtl;
1.3.5 驱动八位数码管显示的整体电路
将各个模块连接起来构成整体电路图如图 1.9 所示，可以实现用cpld 设计一个驱动八位数码管显示电路的功能。clk 是时钟脉冲输入信号，经过时钟脉冲计数器cn8 模块，将信号以3 位2 进制数的形式输出，输出信号是cout[2..0]。时钟脉冲计数器cn8 的输出同时作为3 线—8 线译码器decoder3_8 和八选一数据选择器sel81 地址码sel[2..0]的输入。时钟脉冲计数器cn8 的输出经过3 线—8 线译码器decoder3_8 译码其输出信号vss[7..0]接到八位数码管的阴极vss7、vss6、vss5、vss4、vss3、vss2、vss1、vss0 端，决定点亮哪位数码管。同时时钟脉冲计数器cn8 模块输出的信号也进入数据选择器sel81 地址码sel[2..0]的输入，进行输出数据的选择，其输出是q[3..0]。八选一数据选择器sel81 模块的输出是q[3..0]再经过七段译码器disp 模块，将其翻译成可以用数码显示管的数据。七段译码器disp 模块的输出q[6..0]分别经300 欧电阻接数码显示管的a～g 管脚。八选一数据选择器模块的输入端，可根据具体需要进行设计。
图 1.9 驱动八位数码管显示的整体电路
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图 1.1 八段数码显示管
cl5461as 数码管管脚图如图1.2 所示，它将四个数码显示管的a～g 及小数点dp 管脚并联在一起，作为数码管数据输入端；分别引出各个数码管的阴极a1～a4。
图1.2 cl5461as 数码管管脚图
只要在a1～a4 管脚上轮流加低电平其频率大于40hz，可实现四个数码管同时被点亮的视觉效果。在点亮不同数码管的同时输入不同的数据，即可在数码管上同时显示四位不同的数字。例如：四个数码管要显示9876 数字。第一个数码管a1 加低电平，其余a2、a3、 a4高电平，同时数码管输入和9 对应的数据；然后第二个数码管a2 加低电平，其余a1、a3 、a4 高电平，同时数码管输入和8 对应的数据；然后第三个数码管a3 加低电平，其余a1、a2 、a4 高电平，同时数码管输入和7 对应的数据；然后第四个数码管a4 加低电平，其余a1、a2 、a3 高电平，同时数码管输入和6 对应的数据；周而复始重复上述过程，四个数码管就显示9876 数字。
驱动八位数码管显示电路框图
用cpld 设计一个驱动八位数码管显示电路。八位数码管管脚图如图1.2 所示。
用两个cl5461as 数码管接成一个八位数码管显示，将两个cl5461as 数码管的a～g 及小数点dp 管脚并联在一起，两个cl5461as 数码管的阴极a1～a4 定义为vss0、vss1、vss2、vss3、vss4、vss5、vss6、vss7。
用cpld 设计一个驱动八位数码管显示电路的框图如图1.4 所示。
图1.4 驱动八位数码管显示电路框图
时钟脉冲计数器的输出同时作为 3 线—8 线译码器、八选一数据选择器地址码的输入。
时钟脉冲计数器的输出经过3 线—8 线译码器译码其输出信号接到八位数码管的阴极vss0、vss1、vss2、vss3、vss4、vss5、vss6、vss7 端。要显示的数据信息ａ～ｈ中哪一个，通过八选一数据选择器的地址码来选择，选择出的数据信息经七段译码器译码接数码管的a～g 管脚。这样八个数码管就可以轮流显示八个数字，如果时钟脉冲频率合适，可实现八个数码管同时被点亮的视觉效果。
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时钟脉冲计数器模块cn8 如图1.5 所示。cn8 模块输入信号是时钟脉冲clk，其频率大于40hz，每遇到一个时钟脉冲clk 上升沿，内部累加器便加一，再把累加器所得结果以2进制数的形式输出。要显示八位数字，所以用3 位2 进制数作为输出。输出信号为cout[0..2]。
图 1.5 时钟脉冲计数器模块cn8
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cn8 is
port(clk:in std_logic;
cout:out std_logic_vector(2 downto 0));
end cn8;
architecture rtl of cn8 is
signal q: std_logic_vector(2 downto 0);
begin
process(clk)
begin
if (clk'event and clk='1' ) then
if (q=7) then
q<=000;
else
qcout:=b;
when 010=>cout:=c;
when 011=>cout:=d;
when 100=>cout:=e;
when 101=>cout:=f;
when 110=>cout:=g;
when others=>cout:=h;
end case;
qqqqqqqqqqq<=1101111;
end case;
end process;
end rtl;
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图 1.9 驱动八位数码管显示的整体电路
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