Zynq-7000系列特征概述
相比较经典的fpga，zynq-7000系列最大的特点是将处理系统ps和可编程资源pl分离开来，固化了ps系统的存在，实现了真正意义上的soc（system on chip）。
1. zynq-7000系列特征概述 zynq-7000系列是全可编程片上系统，主要包含ps（processing system）和pl（programmable logic）两部分。pl采用28nm工艺；ps以2个cortex a9的arm核为核心，还包括片上存储器、片外存储器接口（ddr）和一系列的外设接口。zynq-7000系列将arm cpu和外设集成在一个芯片内，使得zynq-7000系列皆具处理器和fpga双重特性，特别适用于软硬件协同设计。
图1：zynq-7000 all programmable soc overview
1.1. ps部分特征 . 双cortex-a9 arm核
2.5 dmips/mhz per cpu
cpu frequency最高达1ghz
单精度和双精度的向量浮点单元vfpu
3个看门狗定时器
1个全局定时器
2个 triple-timer 计数器
. caches
每个cpu独立拥有32kb1级cache
两个cpu共享512kb的2级cache
. on-chip memory
片上自举rom（boot rom）
256kb片上ram
. external memory interfaces
16-bit or 32-bit ddr接口（ddr3, ddr3l, ddr2, or lpddr2），当器件为ddr3时，最高数据速度可达1066 mb/s。ddr 控制器有4个数据端口可用于对ddr的读写，分别命名为a、b、c、d。a专用于arm cpu，b、c专门用于pl部分；d连接到interconnect.单元，可被interconnect上的其他主设备访问。
最高达1gb的地址空间
静态存储器接口（8-bit sram，parallel nor flash，onfi1.0 nand flash，1-bit spi, 2-bit spi, 4-bit spi (quad-spi), or two quad-spi (8-bit) serial nor flash）
. 8-channel dma controller
支持memory-to-memory, memory-to-peripheral, peripheral-to-memory, scatter-gather 交易。总线接口为64-bit axi interface，其中有4个通道专用于与pl部分的通信。
. i/o peripherals and interfaces
2个 10/100/1000 tri-speed ethernet mac peripherals，接口为gmii, rgmii, and sgmii
2个 usb 2.0 接口
2个 can 2.0接口
2个sd 卡接口
2个双向spi接口
2个高速uart接口
两个iic接口
. gpio
共118个，其中54个从ps直接连出去gpio口（通过mio），64个连接到pl的gpio口；
最多54可复用io（mio）用于外设如usb、uart等的引脚分配，若使能的外设比较多，mio个数不够时，可以将某些外设的引脚连接到pl，由pl通过通用io口连接外部设备。如下图所示，并不是所有外设iop都可以连接到pl，如usb就不可以连接到pl。
图2 mio module block diagram
. interconnect
apu,、存储器单元、外设iop、pl通过interconnect实现高速互联，interconnect支持多个主从设备的互相访问
. ps部分启动方式
ps部分采用众所周知的多阶段启动法，支持nor, nand, quad-spi, sd,or jtag.启动。
. 地址映射
图3 zynq-7000系列地址映射图
1.2. pl部分特征 该部分资源数目因器件型号不同而不同，以下所列数目皆为xq7z045的资源数。
. configurable logic blocks (clb)
clb=305k/2个；
. 36 kb block ram
545个
. programmable dsp slices
900个，主要是18x25的乘法器和48bit宽度的加法器；
. jtag boundary-scan
. pci express block
gen2 speed（5gbps），最多8个。
. serial transceivers
最多16个，最高速度10.3125gbps
. two 12-bit analog-to-digital converters
2个12bit的数模转换器，最高转换速度1msps，最多支持17个外部输入。
时钟资源
xq7z045包含8个cmt，即8个mmcm+8个pll；其输出时钟相位可为45°、90°、135°、180°、225°、275°、315°；
1.3. ps-pl 接口
ps和pl部分之间有多个接口，具体包括：
1、axi类数据接口 2个32bit的axi 主接口
2个32bit的axi从接口
专用于pl访问ddr控制器的32/64bit的axi从接口
1个64bit的访问cpu存储器的从接口
2、其他接口 dma通道信号
ps的中断输入信号
事件信号
触发信号
emio
ps提供给pl的时钟信号及复位信号
xadc接口
jtag接口
随笔记录自己从一个项目立项到最后调试完成所做的工作，包括调研选型、关键技术突破、知识短板补缺等，随着时间的推移，会不断地根据实践经验反馈完善以前的博文，力求每一个要论述的问题精准完备，具有高度可信的参考价值，也希望看我博文的读者能够多提意见建议，帮助我成为一个更优秀的项目负责人，让我们一起共同进步，谢谢大家！
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Zynq-7000系列特征概述
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FPGA应用工程师面对的最主要设计问题
1. zynq-7000系列特征概述 zynq-7000系列是全可编程片上系统，主要包含ps（processing system）和pl（programmable logic）两部分。pl采用28nm工艺；ps以2个cortex a9的arm核为核心，还包括片上存储器、片外存储器接口（ddr）和一系列的外设接口。zynq-7000系列将arm cpu和外设集成在一个芯片内，使得zynq-7000系列皆具处理器和fpga双重特性，特别适用于软硬件协同设计。
图1：zynq-7000 all programmable soc overview
1.1. ps部分特征 . 双cortex-a9 arm核
2.5 dmips/mhz per cpu
cpu frequency最高达1ghz
单精度和双精度的向量浮点单元vfpu
3个看门狗定时器
1个全局定时器
2个 triple-timer 计数器
. caches
每个cpu独立拥有32kb1级cache
两个cpu共享512kb的2级cache
. on-chip memory
片上自举rom（boot rom）
256kb片上ram
. external memory interfaces
16-bit or 32-bit ddr接口（ddr3, ddr3l, ddr2, or lpddr2），当器件为ddr3时，最高数据速度可达1066 mb/s。ddr 控制器有4个数据端口可用于对ddr的读写，分别命名为a、b、c、d。a专用于arm cpu，b、c专门用于pl部分；d连接到interconnect.单元，可被interconnect上的其他主设备访问。
最高达1gb的地址空间
静态存储器接口（8-bit sram，parallel nor flash，onfi1.0 nand flash，1-bit spi, 2-bit spi, 4-bit spi (quad-spi), or two quad-spi (8-bit) serial nor flash）
. 8-channel dma controller
支持memory-to-memory, memory-to-peripheral, peripheral-to-memory, scatter-gather 交易。总线接口为64-bit axi interface，其中有4个通道专用于与pl部分的通信。
. i/o peripherals and interfaces
2个 10/100/1000 tri-speed ethernet mac peripherals，接口为gmii, rgmii, and sgmii
2个 usb 2.0 接口
2个 can 2.0接口
2个sd 卡接口
2个双向spi接口
2个高速uart接口
两个iic接口
. gpio
共118个，其中54个从ps直接连出去gpio口（通过mio），64个连接到pl的gpio口；
最多54可复用io（mio）用于外设如usb、uart等的引脚分配，若使能的外设比较多，mio个数不够时，可以将某些外设的引脚连接到pl，由pl通过通用io口连接外部设备。如下图所示，并不是所有外设iop都可以连接到pl，如usb就不可以连接到pl。
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2个32bit的axi从接口
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1个64bit的访问cpu存储器的从接口
2、其他接口 dma通道信号
ps的中断输入信号
事件信号
触发信号
emio
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