VHDL电路设计的优化问题解决
近年来，随着集成电路技术和eda技术的不断发展，集设计、模拟、综合和测试功能为一体的vhdl语言，已作为ieee标准化的硬件描述语言。由于其在语法和风格上类似于现代高级汇编语言，具有良好的可读性，描述能力强，设计方法灵活，易于修改，又具有可移植性，可重复利用他人的ip模块（具有知识产权的功能模块）等诸多优势而成为eda设计方法的首选。vhdl设计是行为级设计，所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据vhdl的语法规则，对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译和优化，并通过仿真工具进行逻辑功能仿真和系统时延的仿真。实际设计过程中，由于每个工程师对语言规则和电路行为的理解程度不同，每个人的编程风格各异，往往同样的系统功能，描述的方式不一，综合出来的电路结构更是大相径庭。即使最终综合出的电路都能实现相同的逻辑功能，但其电路的复杂程度和时延特性差别很大，甚至某些臃肿的电路还会产生难以预料的问题。因此，对vhdl设计中简化电路结构，优化电路设计的问题进行深入探讨，很有必要。
vhdl电路设计的优化与vhdl描述语句、eda工具以及可编程器件（pld）的选用都有着直接的关系。设计人员首先应注意到以下基本问题：
① pld器件的逻辑资源是有限的。
② 可编程器件具有特定的结构，应注意器件结构与实际系统的匹配，使系统性能达到最佳。
③ 不是所有的设计都能实现到任意选择的结构中去。
④ 电路优化的目标相当于求最优解的问题。
1 vhdl设计中提高硬件综合效率的主要策略
vhdl作为一种硬件描述和仿真语言，最终要实现的是实际硬件电路。但是其设计初衷并非综合，某些语句并不被综合器支持，所以在选择语句时应考虑到综合与仿真的效率。只有使用综合工具支持的语句，设计出的程序才有意义。在编程时要注意以下几点：
① 尽量不使用wait for xx ns语句和after xx ns语句。xx ns表明在执行下一操作之前需要等待的时间，但综合器不予支持，一般忽略该时间，而不会综合成某种元件，故对于包含此类语句的程序，仿真结果与综合结果往往不一致。
② 声明信号和变量时尽量不赋初值，定义某确定数值时，使用常量而不用变量赋初值的形式。因为大多数综合工具将忽略赋值等初始化语句，诸如：variabal s∶integer∶=0。
③ 函数或过程调用时尽量使用名称关联。因为名称关联可以比位置关联更好地防止产生不正确的端口连接和元件声明，也不要在同一个语句中同时使用两种关联。诸如：
clk_1:bufes port map（i=》clock_in，clock_out）；（不正确的用法）
clk_1:bufes port map（i=》clock_in，o=》clock_out）；（正确的用法）
④ 正确使用when_else语句、if_else语句和case语句。vhdl设计电路的复杂程度除取决于设计功能的难度外，还受设计工程师对电路描述方法的影响。最常见的使电路复杂化的原因之一是，设计中存在许多本不必要的类似latch的结构，并且这些结构通常都由大量的触发器组成，不仅使电路更复杂，工作速度降低，而且由于时序配合的原因还会导致不可预料的结果。例如，描述译码电路时，由于每个工程师的写作习惯不同，有的喜欢用if.。.else 语句，有的喜欢用when.。.else方式，而用if.。.else时，稍不注意，在描述不需要寄存器的电路时没加else，则会引起电路不必要的开销。
例程1： if ina＝′00000′ then
outy＜＝′0000111′;
elsif ina＝′00001′ then
outy＜＝′0001000′;
elsif ina＝′00010′ then
outy＜＝′0001001′;
……
else
outy＜＝′0000000′;
end if；
例程2： outy＜＝′0000111′ when ina＝′00000′ else
′0001000′ when ina＝′00001′ else
′0001001′ when ina＝′00010′ else
……
′0000000′;
例程2由于使用when.。.else完整条件语句，不会生成锁存器结构，所以不会有问题。而例程1若不加else outy＜＝′0000000′语句，则属于不完整条件表达方式，会生成一个含有７位寄存器的结构。虽然上述例程都能实现相同的译码功能，但是电路复杂度会大不相同。
⑤ 注意算术功能的设计优化。例如下面两条语句：
out《=a+b+c+d;
out《=（a+b）+（c+d）;
第一条语句综合后将会连续叠放3个加法器（（（a+b）+c）+d）；第二条语句（a+b）和（c+d）使用两个并行的加法器，同时进行加法运算，再将运算结果通过第三个加法器进行组合。虽然使用资源数量相同，但第二条语句速度更快。以4位和16位加法器为例，选用altera公司 epf10k30aqc240_3芯片，通过synopsys fpga express综合工具实现的结果进行测试，比较结果如表1所列。
2 优化系统速度的vhdl设计策略
选用基于vhdl设计的cpld/fpga器件往往首先是为了满足高速运行的需要，如通信系统。系统运行速度与电路节点之间的延时直接相关，因此，减少冗余逻辑，缩短节点延时是提高系统速度的关键。速度优化与电路结构设计（如器件结构特性、系统电路构成和pcb制板情况）和软件使用（如综合器性能和 vhdl描述方式）都有关系。
2.1 电路结构方面速度优化的主要方法
① 流水线设计是最常用的速度优化技术。采用流水线设计虽然不能缩短总工作周期，但通过把一个工作周期内的逻辑操作分成几步较小操作，并连续同步实现的策略，可大大提高系统总体运行速度。
② 合理使用嵌入式阵列块eab资源和lpm宏单元库。在dsp、图像处理等领域，乘法器是应用最广泛、最基本的模块，其速度往往制约着整个系统性能。而eab是pld器件中非常有效的高速资源，利用eab单元和参数化模块lpm，可以设计出乘法器等高速电路。
③ 关键路径优化。所谓关键路径是指从输入到输出延时最长的逻辑通道。关键路径优化是保证系统速度优化的有效方法。
2.2 软件使用方面速度优化的方法
一般eda软件尤其是综合器，均会提供一些针对具体器件和设计的优化选项。设计者在使用软件时应注意根据优化目标的要求，适当修改软件设置。在max+plusii中，就可以使用assign/device命令选择不同速度等级的芯片。
3 面积优化的vhdl设计策略
面积优化是提高芯片资源利用率的另一种方法，通过面积优化可以使用规模更小的芯片，从而降低成本和功耗，为以后技术升级预留更多资源。面积优化最常用的方法是资源共享和逻辑优化。
3.1 资源共享方法
资源共享的主要思想是通过数据缓冲或多路选择的方法来共享数据通道中占用资源较多的模块（如乘法器、多位加法器等算术模块）。
例程3： process（a0，a1，b，sel）
begin
if（sel=‘0’）then result《=a0*b;
else result《=a1*b;
end if;
end processs;
例程4： process（a0，a1，b，sel）
begin
if（sel=‘0’）then temp《=a0;
else temp《=a1;
end if;
result《=temp*b;
end processs;
例程3的设计可用图1描述，例程4的设计可用图2描述。可见例程4节省了一个代价高昂的乘法器，整个设计占用面积比例程3几乎减少了一半。
3.2 逻辑优化方法
通过逻辑优化以减少资源利用也是常用的面积优化方法（如常数乘法器的应用，并行逻辑串行化处理等），但其代价往往是速度的牺牲。在延时要求不高的情况下，采用这种方法可以达到减少电路复杂度、实现面积优化的目的。
4 结论
通过以上初步的探讨可知，用vhdl进行集成电路的设计，不仅需要熟悉vhdl语言的使用方法和对设计要求的深刻理解，而且应在设计全程中遵循最优化设计的基本原则，在电路结构设计和软件使用中寻找满足设计要求的最佳方案。
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① pld器件的逻辑资源是有限的。
② 可编程器件具有特定的结构，应注意器件结构与实际系统的匹配，使系统性能达到最佳。
③ 不是所有的设计都能实现到任意选择的结构中去。
④ 电路优化的目标相当于求最优解的问题。
1 vhdl设计中提高硬件综合效率的主要策略
vhdl作为一种硬件描述和仿真语言，最终要实现的是实际硬件电路。但是其设计初衷并非综合，某些语句并不被综合器支持，所以在选择语句时应考虑到综合与仿真的效率。只有使用综合工具支持的语句，设计出的程序才有意义。在编程时要注意以下几点：
① 尽量不使用wait for xx ns语句和after xx ns语句。xx ns表明在执行下一操作之前需要等待的时间，但综合器不予支持，一般忽略该时间，而不会综合成某种元件，故对于包含此类语句的程序，仿真结果与综合结果往往不一致。
② 声明信号和变量时尽量不赋初值，定义某确定数值时，使用常量而不用变量赋初值的形式。因为大多数综合工具将忽略赋值等初始化语句，诸如：variabal s∶integer∶=0。
③ 函数或过程调用时尽量使用名称关联。因为名称关联可以比位置关联更好地防止产生不正确的端口连接和元件声明，也不要在同一个语句中同时使用两种关联。诸如：
clk_1:bufes port map（i=》clock_in，clock_out）；（不正确的用法）
clk_1:bufes port map（i=》clock_in，o=》clock_out）；（正确的用法）
④ 正确使用when_else语句、if_else语句和case语句。vhdl设计电路的复杂程度除取决于设计功能的难度外，还受设计工程师对电路描述方法的影响。最常见的使电路复杂化的原因之一是，设计中存在许多本不必要的类似latch的结构，并且这些结构通常都由大量的触发器组成，不仅使电路更复杂，工作速度降低，而且由于时序配合的原因还会导致不可预料的结果。例如，描述译码电路时，由于每个工程师的写作习惯不同，有的喜欢用if.。.else 语句，有的喜欢用when.。.else方式，而用if.。.else时，稍不注意，在描述不需要寄存器的电路时没加else，则会引起电路不必要的开销。
例程1： if ina＝′00000′ then
outy＜＝′0000111′;
elsif ina＝′00001′ then
outy＜＝′0001000′;
elsif ina＝′00010′ then
outy＜＝′0001001′;
……
else
outy＜＝′0000000′;
end if；
例程2： outy＜＝′0000111′ when ina＝′00000′ else
′0001000′ when ina＝′00001′ else
′0001001′ when ina＝′00010′ else
……
′0000000′;
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⑤ 注意算术功能的设计优化。例如下面两条语句：
out《=a+b+c+d;
out《=（a+b）+（c+d）;
第一条语句综合后将会连续叠放3个加法器（（（a+b）+c）+d）；第二条语句（a+b）和（c+d）使用两个并行的加法器，同时进行加法运算，再将运算结果通过第三个加法器进行组合。虽然使用资源数量相同，但第二条语句速度更快。以4位和16位加法器为例，选用altera公司 epf10k30aqc240_3芯片，通过synopsys fpga express综合工具实现的结果进行测试，比较结果如表1所列。
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例程3： process（a0，a1，b，sel）
begin
if（sel=‘0’）then result《=a0*b;
else result《=a1*b;
end if;
end processs;
例程4： process（a0，a1，b，sel）
begin
if（sel=‘0’）then temp《=a0;
else temp《=a1;
end if;
result《=temp*b;
end processs;
例程3的设计可用图1描述，例程4的设计可用图2描述。可见例程4节省了一个代价高昂的乘法器，整个设计占用面积比例程3几乎减少了一半。
3.2 逻辑优化方法
通过逻辑优化以减少资源利用也是常用的面积优化方法（如常数乘法器的应用，并行逻辑串行化处理等），但其代价往往是速度的牺牲。在延时要求不高的情况下，采用这种方法可以达到减少电路复杂度、实现面积优化的目的。
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