采用复杂可编程逻辑器件实现多路信号采集系统的设计
引 言
本系统以ad7892sq和cpld（复杂可编程逻辑器件）为核心设计了一个多路信号采集电路，包括模拟多路复用、集成放大、a/d转换，cpld控制等。采用硬件描述语言verilog hdl编程，通过采用cpld使数据采集的实时性得到提高。
1、 硬件设计
针对多路信号的采集，本系统采用4/8通道adg508a模拟多路复用器对检测的信号进行选择，cmos高速放大器lf156对选中的信号进行放大，ad7892sq实现信号的a/d转换，cpld完成控制功能。电路如图1所示。
ad7892sq是美国ad公司生产的lc2mos型单电源12位a/d转换器，可并行或串行输出。
ad7892sq a/d转换器具有如下特点：单电源工作（+5 v或+10 v）；内部含有采样保持放大器；具有高速的串行和并行接口。
ad7892sq控制字的功能如下：
a）mode：输入控制字，低电平时为串行输出，高电平时为并行输出，本系统为并行输出；
b）standby：输入控制字，低电平时为睡眠状态（功耗5 mw），高电平时正常工作，一般应用时接高电平；
c）convst：启动转换输入端，当此脚由低变高时，使采样保持器保持开始转换，应加一个大于25 ns的负脉冲来启动转换；
d）eoc：转换结束信号，转换结束时，此脚输出100 ns的低电平脉冲；
e）cs：片选，低电平有效；
f）rd：低电平有效，与cs配合读，使数据输出。
mode脚接高电平时，ad7892sq为并行输出，时序如图2所示。
在eoc下降沿时间内开始采样，就是转换一结束就开始下次采样，采样时间facq应大于等于200 ns或400 ns，转换结束后（即e0c的下降沿），当cs和rd有效时，经过t6=40 ns的时间，就可以在db0-db11上获得转换之后的12位数据，cs和一般的片选信号相同，可以一直有效，外加rd的时间t5也应大于35 ns。convst信号t1应大于35 ns，在上升沿时采样保持器处于保持状态，开始a/d转换，转换所需的时间tconv为1.47μs或1.6μs，转换结束后，eoc脚输出的t2为大于等于60 ns的负脉冲用来进行中断或数据锁存。由此得出下次采样和本次的输出可以同时进行，因此最小的一次采样转换输出的时间为1.47+0.2=1.67μs（600 ksps（千次采样每秒）），最大1.6+0.4=2 μs（即5 00 ksps），图2中的t9大于等于200 ns，t7近似为5 ns，t3、t4、t8可为0，（此时t9=tacq）。
2、 程序设计
2.1 系统介绍
系统中的cpld是结构比较复杂的可编程逻辑器件，硬件描述语言设计的控制程序写入cpld内即可实现其功能。系统采集的数据常常放在数据缓存器中，数据缓存区要求既要有与a/d转换芯片的接口，又要有与系统dsp的接口，以提高数据。
2.2 系统的软件描述
本系统采用verilog hdl语言进行描述。veriloghdl被近90％的半导体公司使用，成为一种强大的设计工具。其优点是［2］：
a）verilog hdl是一种通用的硬件描述语言，易学易用；
b）verilog hdl允许在同一个电路模型内进行不同抽象层次的描述，设计者可以从开关、门、rtl或者行为等各个层次对电路模型进行定义；
c）绝大多数流行的综合工具都支持veriloghdl，这是verilog hdl成为设计者的首选语言的重要原因之一；
d）所有的制造厂商都提供用于verilog hdl综合之后的逻辑仿真的元件库，因此使用verilog hdl进行设计，即可在更广泛的范围内选择委托制造的厂商；
e）pli（编程语言接口）是verilog hdl语言最重要的特性之一，它使得设计者可以通过自己编写c代码来访问verilog hdl内部的数据结构。
2.3 ad7892sq描述
描述ad7892sq模块，可以把模块用于采集系统的仿真，以验证fsm（有限状态机）设计的正确性。该模块主要有4个输入信号和1个输出信号，与芯片的控制信号一致。程序如下：
ad7892sq仿真波形见图3。
2.4 fsm描述
fsm为异步工作。当convst有效时停留在convst_ad状态，且rd和cs都为1，convst为0且处于clock的上升沿时fsm会处于4个状态中的一个状态。图4为fsm仿真波形。
2.5 fifo描述
fifo为同步工作。当reset有效且处于clock的上升沿时，dout为o；reset为1且处于clock上升沿时，read和write组合的4种情况分别对应各自的工作状态。图5为fifo仿真波形。
3、 结束语
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本系统以ad7892sq和cpld（复杂可编程逻辑器件）为核心设计了一个多路信号采集电路，包括模拟多路复用、集成放大、a/d转换，cpld控制等。采用硬件描述语言verilog hdl编程，通过采用cpld使数据采集的实时性得到提高。
1、 硬件设计
针对多路信号的采集，本系统采用4/8通道adg508a模拟多路复用器对检测的信号进行选择，cmos高速放大器lf156对选中的信号进行放大，ad7892sq实现信号的a/d转换，cpld完成控制功能。电路如图1所示。
ad7892sq是美国ad公司生产的lc2mos型单电源12位a/d转换器，可并行或串行输出。
ad7892sq a/d转换器具有如下特点：单电源工作（+5 v或+10 v）；内部含有采样保持放大器；具有高速的串行和并行接口。
ad7892sq控制字的功能如下：
a）mode：输入控制字，低电平时为串行输出，高电平时为并行输出，本系统为并行输出；
b）standby：输入控制字，低电平时为睡眠状态（功耗5 mw），高电平时正常工作，一般应用时接高电平；
c）convst：启动转换输入端，当此脚由低变高时，使采样保持器保持开始转换，应加一个大于25 ns的负脉冲来启动转换；
d）eoc：转换结束信号，转换结束时，此脚输出100 ns的低电平脉冲；
e）cs：片选，低电平有效；
f）rd：低电平有效，与cs配合读，使数据输出。
mode脚接高电平时，ad7892sq为并行输出，时序如图2所示。
在eoc下降沿时间内开始采样，就是转换一结束就开始下次采样，采样时间facq应大于等于200 ns或400 ns，转换结束后（即e0c的下降沿），当cs和rd有效时，经过t6=40 ns的时间，就可以在db0-db11上获得转换之后的12位数据，cs和一般的片选信号相同，可以一直有效，外加rd的时间t5也应大于35 ns。convst信号t1应大于35 ns，在上升沿时采样保持器处于保持状态，开始a/d转换，转换所需的时间tconv为1.47μs或1.6μs，转换结束后，eoc脚输出的t2为大于等于60 ns的负脉冲用来进行中断或数据锁存。由此得出下次采样和本次的输出可以同时进行，因此最小的一次采样转换输出的时间为1.47+0.2=1.67μs（600 ksps（千次采样每秒）），最大1.6+0.4=2 μs（即5 00 ksps），图2中的t9大于等于200 ns，t7近似为5 ns，t3、t4、t8可为0，（此时t9=tacq）。
2、 程序设计
2.1 系统介绍
系统中的cpld是结构比较复杂的可编程逻辑器件，硬件描述语言设计的控制程序写入cpld内即可实现其功能。系统采集的数据常常放在数据缓存器中，数据缓存区要求既要有与a/d转换芯片的接口，又要有与系统dsp的接口，以提高数据。
2.2 系统的软件描述
本系统采用verilog hdl语言进行描述。veriloghdl被近90％的半导体公司使用，成为一种强大的设计工具。其优点是［2］：
a）verilog hdl是一种通用的硬件描述语言，易学易用；
b）verilog hdl允许在同一个电路模型内进行不同抽象层次的描述，设计者可以从开关、门、rtl或者行为等各个层次对电路模型进行定义；
c）绝大多数流行的综合工具都支持veriloghdl，这是verilog hdl成为设计者的首选语言的重要原因之一；
d）所有的制造厂商都提供用于verilog hdl综合之后的逻辑仿真的元件库，因此使用verilog hdl进行设计，即可在更广泛的范围内选择委托制造的厂商；
e）pli（编程语言接口）是verilog hdl语言最重要的特性之一，它使得设计者可以通过自己编写c代码来访问verilog hdl内部的数据结构。
2.3 ad7892sq描述
描述ad7892sq模块，可以把模块用于采集系统的仿真，以验证fsm（有限状态机）设计的正确性。该模块主要有4个输入信号和1个输出信号，与芯片的控制信号一致。程序如下：
ad7892sq仿真波形见图3。
2.4 fsm描述
fsm为异步工作。当convst有效时停留在convst_ad状态，且rd和cs都为1，convst为0且处于clock的上升沿时fsm会处于4个状态中的一个状态。图4为fsm仿真波形。
2.5 fifo描述
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3、 结束语
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