关于DDR3和FPGA部分的20个设计规范总结
dq0-7 八根线必须连到同一t块（也称为字节组）上，一旦分在一起，这个字节组就不能放地址线和控制线了，只能放数据线。
每组数据线对应的dqs必须连到n6，n7上，也就是qbc或者是dbc上
字节组的n1和n12不能使用作为数据线，并且如果这个字节组放了其他数据线，则n1，n12相当于废掉，地址线和控制线也不能放。
dm信号必须位于与其相对应的dq所在的字节组的n0引脚上
当然如果禁用dm，n0可以用于其他dq，但是不能给地址线和控制线，
如果禁用dm，必须将其在pcb上拉低，
x4作为半个字节，必须成对使用，比如半个字节，一个字节，两个字节，四个字节 分别对应dq0-3 dq0-7 dq0-15 dq0-31
如果是用四片ddr，必然会用到3个bank，三个bank必须连续，地址线控制线bank必须位于中间bank，
地址线和控制线必须位于同一bank中，并且，可以位于那一个字节通道的13个引脚的任何一个。
对于rdimm和udimm的双插槽配置，cs，odt，cke和ck端口宽度加倍。
ck对必须位于地址/控制字节通道中的任何pn对上
reset_n可以位于任何引脚，且io标准为sstl15 复位的时候应该是拉低，加电期间保持高电平。加个4.7k下拉电阻，
ddr使用的iobank必须在同一列中，64 65 66这样
支持接口最大是80位宽，五个ddr同时存在 对dimm无效
不允许跳着bank使用ddr，比如使用64 66bank
并且有一个晶振输出放在地址线控制线bank的gcio引脚上，而且必须是差分时钟。
在ug571中指出，如果某一bank用于连接存储芯片，要将其vref引脚连接1k电阻再到gnd
如果字节组被设置用于存储io那么不能将系统复位分配给字节n0和n6
给ddr ip核的时钟输入必须是差分时钟。
以上均属于个人拙见，不保证正确，仅供参考。
原文标题：总结了20个ddr3和fpga部分的设计规范
文章出处：【微信公众号：fpga之家】欢迎添加关注！文章转载请注明出处。
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以上均属于个人拙见，不保证正确，仅供参考。
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