什么是vhdl语言_简述vhdl语言的特点
什么是vhdl语言
vhdl 的英文全名是vhsic hardware description language（vhsic硬件描述语言）。vhsic是very high speed integrated circuit的缩写，是20世纪80年代在美国国防部的资助下始创的，并最终导致了vhdl语言的出现。1987 年底，vhdl被 ieee 和美国国防部确认为标准硬件描述语言。vhdl主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，vhdl的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。vhdl的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是vhdl系统设计的基本点。
vhdl语言的特点 vhdl语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，vhdl 语言主要具有以下优点：
（1）vhdl语言功能强大，设计方式多样
vhdl 语言具有强大的语言结构，只需采用简单明确的vhdl语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，vhdl 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。vhdl 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。
（2）vhdl语言具有强大的硬件描述能力
vhdl 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，vhdl 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。vhdl 语言的强大描述能力还体现在它具有丰富的数据类型。vhdl 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。
（3）vhdl语言具有很强的移植能力
vhdl 语言很强的移植能力主要体现在： 对于同一个硬件电路的 vhdl 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。
（4）vhdl语言的设计描述与器件无关
采用 vhdl 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，vhdl 语言允许采用多种不同的器件结构来实现。
（5） vhdl语言程序易于共享和复用
vhdl 语言采用基于库 （ library） 的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。
由于vhdl语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。
vhdl语言学习注意事项 学习vhdl语言应注意的几个问题
（1）了解vhdl语言模拟器是如何模拟代码的过程有助于弄清一些vhdl语句的语义，而对语义有一个清楚地理解可使你能够精练准确地进行vhdl代码编写。目前常用的vhdl模拟软件有activehdl和modelsim。
（2）vhdl语言的有些构造，较多的是专用于模拟和验证而不是综合，综合软件也许会忽略掉这样的构造和规则。vhdl是基于模拟的语言，它所提供的行为描述的一切方便手段实际上都是为建立模拟模型的。
（3）用于模拟的模型和用于综合的模型有差别。
（4）为综合而写的代码可以进行模拟，但不是所有为模拟而写的代码可以用来综合。
（5）应大致了解综合软件的工作原理。目前常用的综合软件有synplicity公司的synplify和synplifypro软件，synopsys公司的fpgaexpress软件，mentor公司的leonardospectrum软件，xilinx公司的xst（xilinxsynthesistechnology）软件。
（6）将vhdl和cpld、fpga的学习结合起来。
（7）应基本熟悉cpld、fpga器件的逻辑资源。
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vhdl 语言具有强大的语言结构，只需采用简单明确的vhdl语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，vhdl 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。vhdl 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。
（2）vhdl语言具有强大的硬件描述能力
vhdl 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，vhdl 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。vhdl 语言的强大描述能力还体现在它具有丰富的数据类型。vhdl 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。
（3）vhdl语言具有很强的移植能力
vhdl 语言很强的移植能力主要体现在： 对于同一个硬件电路的 vhdl 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。
（4）vhdl语言的设计描述与器件无关
采用 vhdl 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，vhdl 语言允许采用多种不同的器件结构来实现。
（5） vhdl语言程序易于共享和复用
vhdl 语言采用基于库 （ library） 的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。
由于vhdl语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。
vhdl语言学习注意事项 学习vhdl语言应注意的几个问题
（1）了解vhdl语言模拟器是如何模拟代码的过程有助于弄清一些vhdl语句的语义，而对语义有一个清楚地理解可使你能够精练准确地进行vhdl代码编写。目前常用的vhdl模拟软件有activehdl和modelsim。
（2）vhdl语言的有些构造，较多的是专用于模拟和验证而不是综合，综合软件也许会忽略掉这样的构造和规则。vhdl是基于模拟的语言，它所提供的行为描述的一切方便手段实际上都是为建立模拟模型的。
（3）用于模拟的模型和用于综合的模型有差别。
（4）为综合而写的代码可以进行模拟，但不是所有为模拟而写的代码可以用来综合。
（5）应大致了解综合软件的工作原理。目前常用的综合软件有synplicity公司的synplify和synplifypro软件，synopsys公司的fpgaexpress软件，mentor公司的leonardospectrum软件，xilinx公司的xst（xilinxsynthesistechnology）软件。
（6）将vhdl和cpld、fpga的学习结合起来。
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