Xilinx 专家教你如何将系统级的单位功耗性能提升2
您的系统是否有不容妥协的功耗预算和热要求？大多数情况下答案是肯定的！
一般而言您无法随意提升性能，因为这样会导致功耗的不受控制。单位功耗性能是设计系统时最关键的指标之一，这也正是我们设计 ultrascale+ fpga 和 mpsoc 产品组合的原因。它们能提供远超以往任何工艺节点迁移所带来的价值。 与28nm 7 系列器件相比，ultrascale+ 产品系列可将系统级单位功耗性能提升了 2-5 倍。
在本视频中我们将不仅介绍我们如何做到这个提升，还将介绍设计人员如何灵活地去控制插在相同插槽的同一器件的单位功耗性能。您可通过芯片工艺架构和实现工具来实现。我们的ultrascale+产品组合将台积公司 （tsmc）的16nm finfet工艺和业界首款asic 级可编程架构以及 smartconnect 技术完美结合在一起，从而实现了最高的单位功耗性能。
首先让我们看工艺节点从平面升级为3d的finfet，这能让晶体管的栅极和通道有更大接触面积，能对晶体管的开/关状态进行更严格的控制，打开的速度也更快，性能更高，关断更加彻底， 同时还能降低漏电流和功耗。
当然，仅靠该工艺还不能实现2-5倍的提升。您还需要正确的架构。ultrascale+ 器件利用20nm工艺重新设计的可编程架构来解决高级节点上的首要系统性能瓶颈——互联。该架构采用下一代的路由构造，具有更灵活的交换和双倍布线资源，类似asic的时钟可以轻松地扩展，可以动态地减少时钟歪斜，系统逻辑单元能更高效地打包更多逻辑。 总体而言这些核心架构的创新能让我们在保持性能最大化的同时，实现了极高的利用率。
通过 ultrascale + 产品组合，我们还推出了 smartconnect 技术。这是一套ip和架构优化的ip组合，可为您的特定设计带来最高单位功耗性能。智能连接优化包括新的axi ip互联优化以及被称为时间借用的优化技术。后者能通过寄存器重定时和流水线探索重新分配时钟来提升互联和时序关键路径的单位功耗性能。这些优化让单位功耗性能得到进一步改善。
现在来看这些措施的综合效果。
这里我们与28nm 7 系列产品性能进行了规范化对比。
由于工艺和架构双方面的增强，一般您会看到速度提升1-2个速度等级，或者可以看到1.2倍的性能提升。同时您还看到功耗下降了约30%，也就是相对于7系列器件单位功耗性能提升1.7倍
当ultrascale+ 器件工作在正常内核电压（vnom）时，相对于7系列最高性能水平约可提升60%，同时功耗下降20%。这意味着单位功耗性能几乎翻番。
除vnom之外我们还提供了一些独一无二、我们之前从未提供过的功能。
在同一颗芯片上，您既可以运行在vnom, 0.85v下，也可以运行在vlow电压下。实现在低压下获得理想的架构性能和主要收发器和存储器接口线速；在vlow下您可获得1-2个速度等级的优势，减低50%的功耗
smartconnect 技术在此基础上更进一步。相对于 7 系列vnom下提升了2.6倍的单位功耗性能，vlow下则可提升3倍。
为让您对实际例子有所了解，现在我们来看看这个大型无线射频设计。
我们在virtex ultrascale+ fpga上使用 smartconnect 技术实现。我们还在 virtex 7 上实现了相同设计的精简版来做比较。单单从性能的角度来看，ultrascale+ 器件与智能连接结合的结果与预期一致，无论是vnom还是vlow都分别有 2倍 和1.6倍的提升， 同时降低了 ultrascale+产品组合的功耗，也与我们的预期结果吻合
这意味着什么呢？意味着我们能够在实际设计中向您展示这样的单位功耗性能优势。
之所以说这很重要， 是因为性能其本身只是问题关键的一半所在，大部分应用必须考虑到功耗的限制。就像我之前所说的
单位功耗性能是一个关键的指标。这也是为什么我们要全力解决这一问题的原有所在。得益于较 7 系列器件单位功耗性能降低2-5倍的技术，设计人员将因此大大获益。
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一般而言您无法随意提升性能，因为这样会导致功耗的不受控制。单位功耗性能是设计系统时最关键的指标之一，这也正是我们设计 ultrascale+ fpga 和 mpsoc 产品组合的原因。它们能提供远超以往任何工艺节点迁移所带来的价值。 与28nm 7 系列器件相比，ultrascale+ 产品系列可将系统级单位功耗性能提升了 2-5 倍。
在本视频中我们将不仅介绍我们如何做到这个提升，还将介绍设计人员如何灵活地去控制插在相同插槽的同一器件的单位功耗性能。您可通过芯片工艺架构和实现工具来实现。我们的ultrascale+产品组合将台积公司 （tsmc）的16nm finfet工艺和业界首款asic 级可编程架构以及 smartconnect 技术完美结合在一起，从而实现了最高的单位功耗性能。
首先让我们看工艺节点从平面升级为3d的finfet，这能让晶体管的栅极和通道有更大接触面积，能对晶体管的开/关状态进行更严格的控制，打开的速度也更快，性能更高，关断更加彻底， 同时还能降低漏电流和功耗。
当然，仅靠该工艺还不能实现2-5倍的提升。您还需要正确的架构。ultrascale+ 器件利用20nm工艺重新设计的可编程架构来解决高级节点上的首要系统性能瓶颈——互联。该架构采用下一代的路由构造，具有更灵活的交换和双倍布线资源，类似asic的时钟可以轻松地扩展，可以动态地减少时钟歪斜，系统逻辑单元能更高效地打包更多逻辑。 总体而言这些核心架构的创新能让我们在保持性能最大化的同时，实现了极高的利用率。
通过 ultrascale + 产品组合，我们还推出了 smartconnect 技术。这是一套ip和架构优化的ip组合，可为您的特定设计带来最高单位功耗性能。智能连接优化包括新的axi ip互联优化以及被称为时间借用的优化技术。后者能通过寄存器重定时和流水线探索重新分配时钟来提升互联和时序关键路径的单位功耗性能。这些优化让单位功耗性能得到进一步改善。
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为让您对实际例子有所了解，现在我们来看看这个大型无线射频设计。
我们在virtex ultrascale+ fpga上使用 smartconnect 技术实现。我们还在 virtex 7 上实现了相同设计的精简版来做比较。单单从性能的角度来看，ultrascale+ 器件与智能连接结合的结果与预期一致，无论是vnom还是vlow都分别有 2倍 和1.6倍的提升， 同时降低了 ultrascale+产品组合的功耗，也与我们的预期结果吻合
这意味着什么呢？意味着我们能够在实际设计中向您展示这样的单位功耗性能优势。
之所以说这很重要， 是因为性能其本身只是问题关键的一半所在，大部分应用必须考虑到功耗的限制。就像我之前所说的
单位功耗性能是一个关键的指标。这也是为什么我们要全力解决这一问题的原有所在。得益于较 7 系列器件单位功耗性能降低2-5倍的技术，设计人员将因此大大获益。
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