硬件接口协议技术：JTAG内部状态机——TAP控制器
本文主要介绍jtag总线的引脚定义、接口标准、边界扫描和tap控制器。
jtag(joint test action group；联合测试行动小组)是一种国际标准测试协议（ieee 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持jtag协议，如arm、dsp、fpga等。标准的jtag接口是4线：tms、tck、tdi、tdo，分别为模式选择、时钟、数据输入和数据输出线。
jtag最初是用来对芯片进行测试的，jtag的基本原理是在器件内部定义一个tap（testaccess port；测试访问）通过专用的jtag测试工具对进行内部节点进行测试。jtag测试允许多个器件通过jtag接口串联在一起，形成一个jtag链，能实现对各个器件分别测试。现在，jtag接口还常用于实现isp（in-system programmable；在线编程），对flash等器件进行编程。
jtag内部有一个状态机，称为tap控制器。tap控制器的状态机通过tck和tms进行状态的改变，实现数据和指令的输入。
1、引脚定义
含有jtag口的芯片种类较多，如cpu、dsp、cpld等。都有如下jtag引脚定义（信号方向都是针对cpu来说的）：
tck——测试时钟输入。tms和tdi的数据在tck的上升沿被采样。数据在时钟的下降沿输出到tdo。建议下拉。
tdi——测试数据输入。输入到指令寄存器（ir）或数据寄存器（dr）的数据出现在tdi输入端，在tck的上升沿被采样。建议上拉，上拉电阻阻值不能小于1k。
tdo——测试数据输出。来自指令寄存器或数据寄存器的数据在时钟的下降沿被移出到tdo。不用上下拉，悬空时，尽量引出测试点，同时应避免将tdo作为i/o使用。
tms——测试模式选择。tms用来设置jtag口处于某种特定的测试模式，用于控制tap状态机。必须上拉。
vtref——目标板参考电压，接电源。用来确定cpu的jtag接口使用的逻辑电平。
可选引脚trst——测试复位，输入引脚，低电平有效。trst可以用来对tap controller进行复位（初始化）。因为通过tms也可以对tapcontroller进行复位（初始化）。所以有四线jtag与五线jtag之分。
可选引脚rtck——测试时钟返回信号。rtck由目标端反馈给仿真器的时钟信号，用来同步tck信号的产生，不使用时直接接地。
可选引脚nsrst——目标系统复位信号。与目标板上的系统复位信号相连，可以直接对目标系统复位。同时可以检测目标系统的复位情况，为了防止误触发应在目标端加上适当的上拉电阻。
另外还有一些控制器会有如下一些额外信号：
tdis
pd或tvd——（presence detect, target voltage detect），和vtref的功能一样。
emu[0:n]或et[0:n]——（emulation, emulation test）
emu pins are bi-directional multifunctional pinsthat provide support for the following features:
boot modes
cross triggers
core trace
system trace
hs-rtdx (high speed rtdx,deprecated functionality)
in the case of boot modes, the emu0/1 pin state is driven by the xds. hs-rtdx provides bi-directional data transport. both core and system trace transport event history and timing data from the target to the xds. crosstriggers are bi-directional triggers that allow an event in one device to causea debug action in other devices.
2、jtag接口标准
目前jtag接口的连接有三种标准，即10针、14针接口和20针接口，其定义分别如下所示。
★由于jtag经常使用排线连接，为了增强抗干扰能力，在每条信号线间加上地线，偶数针脚都是地信号。
3、边界扫描（boundary-scan）
边界扫描技术的基本思想是在靠近芯片的输入输出管脚上增加一个移位寄存器单元。因为这些移位寄存器单元都分布在芯片的边界上（周围），所以被称为边界扫描寄存器（boundary-scan register cell）。
当芯片处于调试状态的时候，这些边界扫描寄存器可以将芯片和外围的输入输出隔离开来。通过这些边界扫描寄存器单元，可以实现对芯片输入输出信号的观察和控制。对于芯片的输入管脚，可以通过与之相连的边界扫描寄存器单元把信号（数据）加载到该管脚中去；对于芯片的输出管脚，也可以通过与之相连的边界扫描寄存器“捕获”该管脚上的输出信号。在正常的运行状态下，这些边界扫描寄存器对芯片来说是透明的，所以正常的运行不会受到任何影响。这样，边界扫描寄存器提供了一个便捷的方式用以观测和控制所需要调试的芯片。另外，芯片输入输出管脚上的边界扫描（移位）寄存器单元可以相互连接起来，在芯片的周围形成一个边界扫描链（boundary-scan chain）。一般的芯片都会提供几条独立的边界扫描链，用来实现完整的测试功能。边界扫描链可以串行的输入和输出，通过相应的时钟信号和控制信号，就可以方便的观察和控制处在调试状态下的芯片。
4、tap（test access port）
tap是一个通用的端口，通过tap可以访问芯片提供的所有数据寄存器（dr）和指令寄存器（ir）。对整个tap的控制是通过tap controller来完成的。tap总共包括5个信号接口tck、tms、tdi、tdo和trst：其中4个是输入信号接口和另外1个是输出信号接口。一般，我们见到的开发板上都有一个jtag接口，该jtag接口的主要信号接口就是这5个。
通过保持tms为高电平（逻辑1）并在tck端输入至少5个选通脉冲（变高后再变低）后tap逻辑被复位。这使tap状态机的状态从任何其它状态转到测试逻辑复位状态对，jtag口和测试逻辑复位，该状态不复位cpu和外设。
通过tap接口，对数据寄存器（dr）进行访问的一般过程是：
通过指令寄存器（ir），选定一个需要访问的数据寄存器。
把选定的数据寄存器连接到tdi和tdo之间。
由tck驱动，通过tdi，把需要的数据输入到选定的数据寄存器当中去；同时把选定的数据寄存器中的数据通过tdo读出来。
下图是tap控制器的16-states有限状态机图示：
tap控制器的状态在tck的上升沿变化。
在上电时进入逻辑复位状态（test-logic reset），在该状态下，测试部分的逻辑电路全部被禁用，以保证芯片核心逻辑电路的正常工作。通过trst信号也可以对测试逻辑电路进行复位，使得tap controller进入test-logic reset状态。前面我们说过trst是可选的一个信号接口，这是因为在tms上连续加5个tck脉冲宽度的“1”信号也可以对测试逻辑电路进行复位，使得tap controller进入test-logic reset状态。所以，在不提供trst信号的情况下，也不会产生影响。
shift-dr state扫描dr，tdo输出有效。
shift-ir state扫描ir，tdo输出有效。
其他状态下tdo输出无效。
如果需要捕获芯片某个管脚上的输出，首先需要把该管脚上的输出装载到边界扫描链的寄存器单元里去，然后通过tdo输出，这样我们就可以从tdo上得到相应管脚上的输出信号。如果要在芯片的某个管脚上加载一个特定的信号，则首先需要通过tdi把期望的信号移位到与相应管脚相连的边界扫描链的寄存器单元里去，然后把该寄存器单元的值加载到相应的芯片管脚。
指令寄存器的访问过程：系统上电，tap controller进入test-logic reset状态，然后依次进入：run-test/idle→select-dr-scan→select-ir-scan→capture-ir→shift-ir→exit1-ir→update-ir，最后回到run-test/idle状态。在capture-ir状态中，一个特定的逻辑序列被加载到指令寄存器当中；然后进入到shift-ir状态。在shift-ir状态下，通过tck的驱动，可以将一条特定的指令送到指令寄存器当中去。每条指令都将确定一条相关的数据寄存器。然后从shift-ir→exit1-ir→update-ir。在update-ir状态，刚才输入到指令寄存器中的指令将用来更新指令寄存器。最后，进入到run-test/idle状态，指令生效，完成对指令寄存器的访问。
数据寄存器的访问：当前可以访问的数据寄存器由指令寄存器中的当前指令决定。要访问由刚才的指令选定的数据寄存器，需要以run-test/idle为起点，依次进入select-dr-scan→capture-dr→shift-dr→exit1-dr→update-dr，最后回到run-test/idle状态。在这个过程当中，被当前指令选定的数据寄存器会被连接在tdi和tdo之间。通过tdi和tdo，就可以将新的数据加载到数据寄存器当中去，同时，也可以捕获数据寄存器中的数据。具体过程如下。在capture-dr状态中，由tck的驱动，芯片管脚上的输出信号会被“捕获”到相应的边界扫描寄存器单元中去。这样，当前的数据寄存器当中就记录了芯片相应管脚上的输出信号。接下来从capture-dr进入到shift-dr状态中去。在shift-dr状态中，由tck驱动，在每一个时钟周期内，一位新的数据可以通过tdi串行输入到数据寄存器当中去，同时，数据寄存器可以通过tdo串行输出一位先前捕获的数据。在经过与数据寄存器长度相同的时钟周期后，就可以完成新信号的输入和捕获数据的输出。接下来通过exit1-dr状态进入到update-dr状态。在update-dr状态中，数据寄存器中的新数据被加载到与数据寄存器的每个寄存器单元相连的芯片管脚上去。最后，回到run-test/idle状态，完成对数据寄存器的访问。
以上就是针对jtag的相关介绍，详细可参见标准《ieee std 1149.1 test access port and boundary-scan architecture》。
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jtag最初是用来对芯片进行测试的，jtag的基本原理是在器件内部定义一个tap（testaccess port；测试访问）通过专用的jtag测试工具对进行内部节点进行测试。jtag测试允许多个器件通过jtag接口串联在一起，形成一个jtag链，能实现对各个器件分别测试。现在，jtag接口还常用于实现isp（in-system programmable；在线编程），对flash等器件进行编程。
jtag内部有一个状态机，称为tap控制器。tap控制器的状态机通过tck和tms进行状态的改变，实现数据和指令的输入。
1、引脚定义
含有jtag口的芯片种类较多，如cpu、dsp、cpld等。都有如下jtag引脚定义（信号方向都是针对cpu来说的）：
tck——测试时钟输入。tms和tdi的数据在tck的上升沿被采样。数据在时钟的下降沿输出到tdo。建议下拉。
tdi——测试数据输入。输入到指令寄存器（ir）或数据寄存器（dr）的数据出现在tdi输入端，在tck的上升沿被采样。建议上拉，上拉电阻阻值不能小于1k。
tdo——测试数据输出。来自指令寄存器或数据寄存器的数据在时钟的下降沿被移出到tdo。不用上下拉，悬空时，尽量引出测试点，同时应避免将tdo作为i/o使用。
tms——测试模式选择。tms用来设置jtag口处于某种特定的测试模式，用于控制tap状态机。必须上拉。
vtref——目标板参考电压，接电源。用来确定cpu的jtag接口使用的逻辑电平。
可选引脚trst——测试复位，输入引脚，低电平有效。trst可以用来对tap controller进行复位（初始化）。因为通过tms也可以对tapcontroller进行复位（初始化）。所以有四线jtag与五线jtag之分。
可选引脚rtck——测试时钟返回信号。rtck由目标端反馈给仿真器的时钟信号，用来同步tck信号的产生，不使用时直接接地。
可选引脚nsrst——目标系统复位信号。与目标板上的系统复位信号相连，可以直接对目标系统复位。同时可以检测目标系统的复位情况，为了防止误触发应在目标端加上适当的上拉电阻。
另外还有一些控制器会有如下一些额外信号：
tdis
pd或tvd——（presence detect, target voltage detect），和vtref的功能一样。
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emu pins are bi-directional multifunctional pinsthat provide support for the following features:
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cross triggers
core trace
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2、jtag接口标准
目前jtag接口的连接有三种标准，即10针、14针接口和20针接口，其定义分别如下所示。
★由于jtag经常使用排线连接，为了增强抗干扰能力，在每条信号线间加上地线，偶数针脚都是地信号。
3、边界扫描（boundary-scan）
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4、tap（test access port）
tap是一个通用的端口，通过tap可以访问芯片提供的所有数据寄存器（dr）和指令寄存器（ir）。对整个tap的控制是通过tap controller来完成的。tap总共包括5个信号接口tck、tms、tdi、tdo和trst：其中4个是输入信号接口和另外1个是输出信号接口。一般，我们见到的开发板上都有一个jtag接口，该jtag接口的主要信号接口就是这5个。
通过保持tms为高电平（逻辑1）并在tck端输入至少5个选通脉冲（变高后再变低）后tap逻辑被复位。这使tap状态机的状态从任何其它状态转到测试逻辑复位状态对，jtag口和测试逻辑复位，该状态不复位cpu和外设。
通过tap接口，对数据寄存器（dr）进行访问的一般过程是：
通过指令寄存器（ir），选定一个需要访问的数据寄存器。
把选定的数据寄存器连接到tdi和tdo之间。
由tck驱动，通过tdi，把需要的数据输入到选定的数据寄存器当中去；同时把选定的数据寄存器中的数据通过tdo读出来。
下图是tap控制器的16-states有限状态机图示：
tap控制器的状态在tck的上升沿变化。
在上电时进入逻辑复位状态（test-logic reset），在该状态下，测试部分的逻辑电路全部被禁用，以保证芯片核心逻辑电路的正常工作。通过trst信号也可以对测试逻辑电路进行复位，使得tap controller进入test-logic reset状态。前面我们说过trst是可选的一个信号接口，这是因为在tms上连续加5个tck脉冲宽度的“1”信号也可以对测试逻辑电路进行复位，使得tap controller进入test-logic reset状态。所以，在不提供trst信号的情况下，也不会产生影响。
shift-dr state扫描dr，tdo输出有效。
shift-ir state扫描ir，tdo输出有效。
其他状态下tdo输出无效。
如果需要捕获芯片某个管脚上的输出，首先需要把该管脚上的输出装载到边界扫描链的寄存器单元里去，然后通过tdo输出，这样我们就可以从tdo上得到相应管脚上的输出信号。如果要在芯片的某个管脚上加载一个特定的信号，则首先需要通过tdi把期望的信号移位到与相应管脚相连的边界扫描链的寄存器单元里去，然后把该寄存器单元的值加载到相应的芯片管脚。
指令寄存器的访问过程：系统上电，tap controller进入test-logic reset状态，然后依次进入：run-test/idle→select-dr-scan→select-ir-scan→capture-ir→shift-ir→exit1-ir→update-ir，最后回到run-test/idle状态。在capture-ir状态中，一个特定的逻辑序列被加载到指令寄存器当中；然后进入到shift-ir状态。在shift-ir状态下，通过tck的驱动，可以将一条特定的指令送到指令寄存器当中去。每条指令都将确定一条相关的数据寄存器。然后从shift-ir→exit1-ir→update-ir。在update-ir状态，刚才输入到指令寄存器中的指令将用来更新指令寄存器。最后，进入到run-test/idle状态，指令生效，完成对指令寄存器的访问。
数据寄存器的访问：当前可以访问的数据寄存器由指令寄存器中的当前指令决定。要访问由刚才的指令选定的数据寄存器，需要以run-test/idle为起点，依次进入select-dr-scan→capture-dr→shift-dr→exit1-dr→update-dr，最后回到run-test/idle状态。在这个过程当中，被当前指令选定的数据寄存器会被连接在tdi和tdo之间。通过tdi和tdo，就可以将新的数据加载到数据寄存器当中去，同时，也可以捕获数据寄存器中的数据。具体过程如下。在capture-dr状态中，由tck的驱动，芯片管脚上的输出信号会被“捕获”到相应的边界扫描寄存器单元中去。这样，当前的数据寄存器当中就记录了芯片相应管脚上的输出信号。接下来从capture-dr进入到shift-dr状态中去。在shift-dr状态中，由tck驱动，在每一个时钟周期内，一位新的数据可以通过tdi串行输入到数据寄存器当中去，同时，数据寄存器可以通过tdo串行输出一位先前捕获的数据。在经过与数据寄存器长度相同的时钟周期后，就可以完成新信号的输入和捕获数据的输出。接下来通过exit1-dr状态进入到update-dr状态。在update-dr状态中，数据寄存器中的新数据被加载到与数据寄存器的每个寄存器单元相连的芯片管脚上去。最后，回到run-test/idle状态，完成对数据寄存器的访问。
以上就是针对jtag的相关介绍，详细可参见标准《ieee std 1149.1 test access port and boundary-scan architecture》。
不算完？ 魅族大年三十要搞事情了
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