FPGA中同步异步时钟域信号的处理
最常用的约束有io管脚位置约束和电平幅度约束，这个很好理解。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27m的，那么你需要在约束文件中增加类似如下的约束语句
net ref_clk27m tnm_net = ref_clk27m_grp;
timespec ts_ref_clk27m = period ref_clk27m_grp ： 37ns high 50 %;
这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27m速度的要求，占空比为50%。它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。
另外，常用的约束还有delay，skew等，具体的你可以到xilinx网站上下载专门有关constains的文档学习一下。
我们将问题分解为2部分，来自同步时钟域信号的处理和来自异步时钟域信号的处理。前者要简单许多，所以先讨论前者，再讨论后者。
1.同步时钟域信号的处理
一般来说，在全同步设计中，如果信号来自同一时钟域，各模块的输入不需要寄存。只要满足建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定，可以采样得到正确的值。但是如果模块需要使用输入信号的跳变沿（比如帧同步信号），千万不要直接这样哦。
always @ （posedge inputs）
begin
...
end
因为这个时钟inputs很有问题。如果begin ... end语句段涉及到多个d触发器，你无法保证这些触发器时钟输入的跳变沿到达的时刻处于同一时刻（准确的说是相差在一个很小的可接受的范围）。因此，如果写出这样的语句，eda工具多半会报clock skew 》 data delay，造成建立/保持时间的冲突。本人曾经也写出过这样的语句，当时是为了做分频，受大二学的数字电路的影响，直接拿计数器的输出做了后面模块的时钟。当初用的开发工具是max+plusii，编译也通过了，烧到板子上跑倒也能跑起来（估计是因为时钟频率较低，6m），但后来拿到quartusii中编译就报clock skew 》 data delay。大家可能会说分频电路很常见的啊，分频输出该怎么用呢。我一直用的方法是采用边沿检测电路，用hdl语言描述大概是这样：
always @ （posedge clk）
begin
inputs_reg 《= inputs;
if （inputs_reg == 1‘b0 && inputs == 1’b1）
begin
...
end
...
end
这是上跳沿检测的电路，下跳沿电路大家依此类推。
2.异步时钟域信号的处理
这个问题也得分单一信号和总线信号来讨论。
2.1单一信号（如控制信号）的处理
如果这个输入信号来自异步时钟域（比如fpga芯片外部的输入），一般采用同步器进行同步。最基本的结构是两个紧密相连的触发器，第一拍将输入信号同步化，同步化后的输出可能带来建立/保持时间的冲突，产生亚稳态。需要再寄存一拍，减少（注意是减少）亚稳态带来的影响。这种最基本的结构叫做电平同步器。
如果我们需要用跳变沿而不是电平又该怎样处理呢，还记得1里面讲的边沿检测电路么？在电平同步器之后再加一级触发器，用第二级触发器的输出和第三级触发器的输出来进行操作。这种结构叫做边沿同步器。
always @ （posedge clk）
begin
inputs_reg1 《= inputs;
inputs_reg2 《= inputs_reg1;
inputs_reg3 《= inputs_reg2;
if （inputs_reg2 == 1‘b1 && inputs_reg3 == 1’b0）
begin
...
end
...
end
以上两种同步器在慢时钟域信号同步入快时钟域时工作的很好，但是反过来的话，可能就工作不正常了。举一个很简单的例子，如果被同步的信号脉冲只有一个快时钟周期宽，且位于慢时钟的两个相邻跳变沿之间，那么是采不到的。这时就需要采用脉冲同步器。这种同步器也是由3个触发器组成，同时需要对发送信号做一些处理，具体结构大家可以在网上搜。
2.2总线信号的处理
如果简单的对异步时钟域过来的一组信号分别用同步器的话，那么对这一组信号整体而言，亚稳态出现的几率将大大上升。基于这一观点，对于总线信号的处理可以有两种方式。
如果这组信号只是顺序变化的话（如存储器的地址），可以将其转换为格雷码后再发送，由于格雷码相邻码字只相差一个比特，上面说的同步器可以很好的发挥作用。
但是如果信号的变化是随机的（如存储器的数据），这种方法便失效了，这时可以采用握手的方式或者采用fifo或dpram进行缓存。ram缓存的方式在突发数据传输中优势比较明显，现在高档一点的fpga中都有不少的blockram资源，且支持配置为dpram或fifo，这种处理方法在通信电路中非常常用。
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timespec ts_ref_clk27m = period ref_clk27m_grp ： 37ns high 50 %;
这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27m速度的要求，占空比为50%。它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。
另外，常用的约束还有delay，skew等，具体的你可以到xilinx网站上下载专门有关constains的文档学习一下。
我们将问题分解为2部分，来自同步时钟域信号的处理和来自异步时钟域信号的处理。前者要简单许多，所以先讨论前者，再讨论后者。
1.同步时钟域信号的处理
一般来说，在全同步设计中，如果信号来自同一时钟域，各模块的输入不需要寄存。只要满足建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定，可以采样得到正确的值。但是如果模块需要使用输入信号的跳变沿（比如帧同步信号），千万不要直接这样哦。
always @ （posedge inputs）
begin
...
end
因为这个时钟inputs很有问题。如果begin ... end语句段涉及到多个d触发器，你无法保证这些触发器时钟输入的跳变沿到达的时刻处于同一时刻（准确的说是相差在一个很小的可接受的范围）。因此，如果写出这样的语句，eda工具多半会报clock skew 》 data delay，造成建立/保持时间的冲突。本人曾经也写出过这样的语句，当时是为了做分频，受大二学的数字电路的影响，直接拿计数器的输出做了后面模块的时钟。当初用的开发工具是max+plusii，编译也通过了，烧到板子上跑倒也能跑起来（估计是因为时钟频率较低，6m），但后来拿到quartusii中编译就报clock skew 》 data delay。大家可能会说分频电路很常见的啊，分频输出该怎么用呢。我一直用的方法是采用边沿检测电路，用hdl语言描述大概是这样：
always @ （posedge clk）
begin
inputs_reg 《= inputs;
if （inputs_reg == 1‘b0 && inputs == 1’b1）
begin
...
end
...
end
这是上跳沿检测的电路，下跳沿电路大家依此类推。
2.异步时钟域信号的处理
这个问题也得分单一信号和总线信号来讨论。
2.1单一信号（如控制信号）的处理
如果这个输入信号来自异步时钟域（比如fpga芯片外部的输入），一般采用同步器进行同步。最基本的结构是两个紧密相连的触发器，第一拍将输入信号同步化，同步化后的输出可能带来建立/保持时间的冲突，产生亚稳态。需要再寄存一拍，减少（注意是减少）亚稳态带来的影响。这种最基本的结构叫做电平同步器。
如果我们需要用跳变沿而不是电平又该怎样处理呢，还记得1里面讲的边沿检测电路么？在电平同步器之后再加一级触发器，用第二级触发器的输出和第三级触发器的输出来进行操作。这种结构叫做边沿同步器。
always @ （posedge clk）
begin
inputs_reg1 《= inputs;
inputs_reg2 《= inputs_reg1;
inputs_reg3 《= inputs_reg2;
if （inputs_reg2 == 1‘b1 && inputs_reg3 == 1’b0）
begin
...
end
...
end
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