LVDS&CML电平设计基础知识
一，lvds逻辑电平lvds ：低电压差分信号（low-voltage differential signaling）是美国国家半导体（national semiconductor, ns）于1994年提出的一种信号传输模式的电平标准，它采用极低的电压摆幅高速差动传输数据（采用cmos 工艺的低电压差分信号器件），实现点对点（或则点对多：m-lvds）的连接，具有低功耗、低误码率、低串扰和低辐射等优点，已经被广泛应用于串行高速数据通讯场合当，如高速背板、电缆和板到板数据传输与时钟分配，以及pcb内的通信链路。
lvds 器件的传输机制是把 ttl 逻辑电平转换成低电压差分信号，以便于高速传输。与传统的 ecl逻辑相比，它采用 cmos 工艺，其电压摆幅更低（lvds只有 400mv，ecl 为 800mv），动态功耗更小（输出电流 35ma，只有 ecl 电路的 1/7），低 emi，价格更低，因而在中等频率（几百m几ghz）差分信号应用上具有较大的优势。
——lvds技术规范有两个标准，即tia（电讯工业联盟）/eia（电子工业联盟）的ansi/tia/eia-644标准（lvds也称为rs-644接口）与ieee 1596.3标准。
1，lvds基本电路结构如下图所示为典型的基本lvds电路，采用一对差分信号线传输数据；通过驱动3.5ma的稳定电流源，以350mv低振幅（100ω终端匹配）的差动信号来高速传送数据。其数据传输速度在规格内限定最大为655mbit/秒，但这并不是极限值。通过各半导体厂商改进，可以实现3gbit/秒左右的高速传输速度。
lvds的输出端驱动是一个3.5ma的电流源，并由两组mos管（4个）组成一对发送输出；当a+导通，b-断开时：
1, 电流从右上角q2（a+ mos管）驱动出到蓝色传输线，即右上a+ mos管电流方向是：电流源（driver）à右上a+ mos管à蓝色传输线à100ω终端电阻；
2, 左下角q3（a+ mos管）驱动接至gnd，所以此时电流从绿色传输线通过左下角q3流出到gnd；左下a+ mos管电流方向是：gndà左下a+ mos管à绿色传输线à100ω终端电阻；
3, 整个电流通路最终电流在100ω终端电阻侧导通，并形成输出电压：3.5ma *100ω = 350mv。
——因为传输线提供的100ω阻抗是交流阻抗（只在信号边沿有用的阻抗，忘记的胖友们务必复习《从电感、电容到理想传输线》相关章节），对于直流来说是传输线是高阻抗，所以终端必须有100ω端接电阻来提供信号固定电平状态下的回流，以保证输出电压；
——需要再次强调的是：3.5ma****电流从电源源流出到蓝色传输线，和绿色传输线3.5ma 电流流入gnd ，这两者同时发生的，才能保证信号边沿的同步 ；驱动电流的路径 并非是 ：电流源àq2à蓝色传输线à100ω终端电阻à绿色传输线àq3àgnd（有点违反直觉哈，胖友们务必回顾“传输线”相关理论）。
当b-导通，a+断开时：
1, 此时3.5ma驱动电流从左上角q1（b- mos管）流出，并流入绿色传输线；
2, 同时蓝色传输线电流流入右下角q4（b- mos管）；
——具体电流传输的方向，如上。
3, 电流通路最终电流还是在100ω终端电阻侧导通，但是电流方向与“a+导通，b-断开”相反，并形成反向的输出电压：-3.5ma *100ω = -350mv。
最终在输出端形成 +350mv和-350mv信号摆幅的差分输出。——在一本非常优秀的“信号完整性”相关书籍中，作者认为lvds是伪差分线，因为从lvds驱动机制来说，它只需要驱动3.5ma电流流过终端100ω电阻形成的压差来实现，似乎并不需要一定是对耦差分线；但通过上述两条传输线的电流路径分析，我觉得lvds应该是真正的对耦差分线。
2，lvds电平分析lvds的差分信号的两根差分信号线：正电极信号（a+）和负电极信号（b−）；共模偏置电压为：1.2v，差模电压摆幅是：350mv。如果我们用示波器来测试信号波形，并对两个信号电压值取差：（a+）−（b−）；那么我们可以得到差分摆幅为：-350mv和+350mv。具体波形如下图所示。
上述波形是理想的情况，如下所示为器件资料（intel® stratix® 10 device）中关于lvds相关参数的描述；其输出共模电压（vocm）和差模电压（vod）的具体规格如下蓝色框内所示；如果要正确接收其它器件发送过来的信号，必须满足红色框内关于输入共模电压（vicm(dc)）和差模电压（vid）的参数要求。
3，lvds电平特点lvds 的特点是电流驱动模式，低电压摆幅 350mv 可以提供更高的信号传输速率，使用差分传输的方式可以减小信号和噪声的emi辐射：
输出电平切换不需要设计类似ttl/cmos的“死区时间”，可以支持更高速率；——由于是电流驱动，所以不需要防备电压源直接接地的风险。
低输出电压摆幅（350mv）)：1, 可以支持更高速率（1gbps以上），具体支持速率对比如左下图所示；
2, 功耗消耗更低（如右下图所示），内部散热更小，有助于提供芯片集成度。
低emi电磁辐射：1, 低的信号边缘变化率：dv/dt = 0.350v/0.5ns = 0.7v/ns；
——如下图所示，虽然速率高（ps级别），但是由于摆渡小所以边沿变化率要求不高。
2, 耦合差分信号线的电磁干扰相互抵销，对外辐射小；
3, 耦合差分信号线抗电磁干扰性强。
允许输入的共模电压范围大，支持1v的共模偏置电压差（如上图所示）；传输线匹配简单。——无论是使用电缆还是pcb走线，lvds的高速信号传输都必须考虑阻抗匹配问题：阻抗不连续或终端不匹配会影响传输信号；所以需要控制传输线阻抗，并保证合适的端接。
1, 对于点到点的链路（lvds），如下图所示，只需要使用100ω端接在距离驱动器最远处；
——如果输出端和输入端共模偏置电压不匹配（或考虑上电时序的漏电影响），则需串接100nf电容器进行ac耦合，ac耦合电容器对信号传输影响不大（相当于短路，胖友们可以动手算一算：100nf电容器在100mhz频率时的阻抗是多少~）。
2, 对于多分支总线（m-lvds），如果驱动器在总线的一端，则可采用相同的端接方法（即，在距离驱动器最远端端接100ω电阻，如下图所示）；否则需要端接总线的两端。
——m-lvds可以实现点对多，而且长距离的传输（如下左图所示），与rs-485总线的应用有明显重叠；两者参数对比如下右图所示，有兴趣的胖友可以自行学习；本章不对m-lvds和rs-485展开分析。
3, 如下图所示，还有一种多点拓扑是：“半双工”拓扑；它由两个驱动/接收对组成，在单个互连上传输和接收两个点之间的信号。
4，lvds电路设计对于lvds pcb的设计来说，不论lvds信号对数量是多少，都建议使用多层板，最少四层设置： lvds、ground、power、ttl。
对 lvds 信号和其它信号（举个栗子，ttl 信号；避免受到干扰），最好能使用不同的走线层，如果因为设计限制必须使用同一层走线，lvds 和 ttl 的距离应该足够远，至少应该大于 3~5 倍差分线间距；保证收发器到接插件的距离足够短，防止由于 stub 线过长引起信号的崎变，一般要求距离小于 10mm；对收发器的电源使用滤波电容，滤波电容的位置应该尽量靠近电源和地管脚，滤波电容其的容值参照器件手册；——如果没有推荐滤波电容器值，那么可以按照1个uf级电容（举个栗子：10uf）+每个管脚1个100nf电容的经验值进行设计。
对电源和地管脚与参考平面的连接应该使用短和粗的连线连接，同时使用多点连接；——参考《电源完整性》相关章节，主要为了减小寄生电感。
对走线的阻抗要求进行控制，一般差分阻抗控制在 100 欧姆；——匹配电阻的阻值可以进行调整，根据差分线阻抗和输出差模电压范围来决定。
对走线方式的选择没有限制，微带线和带状线均可，但是必须注意有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应该大于 3~5 倍差分线间距；对接收端的匹配电阻到接收管脚的距离要尽量的靠近（一般小于 7mm，最大不能超过 12mm）； 未使用的输入管脚可以悬空，如下图所示；
lvds 在电缆中的使用同在 pcb 中的使用方式并无大的差别，需要注意在不同电缆中 lvds 差分信号需要不同的排布方式，如下图所示；——电缆本身的插损需要满足支持该频率高速信号传输，举个栗子：屏蔽双绞线比较适合作为 lvds 传输的介质，cat3 电缆可以传输 5m，cat5 电缆可以传输更远距离的 lvds 信号。
二，cml逻辑电平cml：电流模式逻辑（即current mode logic），电路主要靠电流驱动，也是所有高速数据接口形式中最简单的一种，它的输入与输出的匹配集成在芯片内部，基本不需要外部端接，从而使单板硬件设计更简单、更简洁。由于cml电路内部三极管同ecl一样工作在非饱和状态，逻辑翻转速率极高，相比于lvds要快很多；所以cml电平一般被用于高速serdes链路（举个栗子：光模块接口serdes总线）。
从标准规范来说，cml电平也没有统一的国际标准。
——ecl，cml都没有统一的国际标准，只有lvds有国际标准，所以电平互连上需要特别注意检查是否匹配。
1，cml基本电路结构cml电路如下图所示分为：本级输入和本级输出两部分；
输入电路是一对射极跟随器后跟一个差分放大器：射极跟随器起到隔离，增加驱动能力的作用，上拉的50ω电阻是为了保证与前级输出电路形成阻抗匹配；当输入为高电平时，即t3管为n端，t4管为p端，当p大于n时即输入为高电平：当接收为高电平时t5导通、t6截止，16ma电流均从t5流过，此时cml输出为低电平；——当输入为低时情况类似，所以cml输入输出存在倒相的关系。
输出电路是一个差分对，如上图“本级输出”所示：该差分对的集电极电阻为50ω，输出信号的高低电平切换是通过共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16ma；1, 当cml输出直流耦合至50ω上拉电阻负载时（如下左图r1、r3和r2、r4同时上拉50ω），所以输出端差分对中的三极管t1和t2同时只能导通一个；
（1）首先进行静态分析：由于t1、t2参数对称，故16ma电流平均流过t1、t2，每个管流过8ma的电流，分到r1~r4四个电阻上，每个电阻流过的电流为4ma，所以直流耦合时的共模电压为：vc = vcc – 4ma*50ω = vcc -0.2v；
（2）当有差模电压输入时：t1、t2只会导通一个（以t1导通为例），16ma电流由r1、r3一起提供，每个电阻提供8ma电流，因此单端摆幅为：vswing = 8ma * 50ω = 0.4v；
——当负载为50ω上拉电阻时，输出信号线上总共上拉电阻为50ω//50ω = 25ω，所以计算导通三极管的集电极电阻上的压降为：16ma*25ω = 0.4v。
（3）如上可知共模电压为：vcc-0.2v，而差模电压为：0.4v，所以cml单端输出信号为以vcc-0.2v为中心，摆幅为0.4v的信号，即单端信号摆幅为：vcc~(vcc-0.4v)，其输出波形如下左图所示；
——在这种情况下差分输出信号摆幅为800mv：差分电压分别为-400mv和+400mv，摆幅为它们之和。
2, 当cml输出交流耦合至50ω上拉电阻负载时（如下左图r1、r3和r2、r4同时上拉50ω），所以同样输出端差分对中的三极管t1和t2同时只能导通一个；
（1）首先进行静态分析：由于电容器的隔直作用，r3和r4不能向t1、t2提供直流电流，因此16ma电流平均流过r1、r2，每个电阻流过8ma的电流，所以交流耦合时的共模电压为：vc = vcc – 8ma*50ω = vcc -0.4v；
（2）当有差模电压输入时（同直流耦合一样）：t1、t2只会导通一个（以t1导通为例），16ma电流由r1、r3一起提供，每个电阻提供8ma电流，因此单端摆幅为：vswing = 8ma * 50ω = 0.4v；
（3）如上可知共模电压为：vcc-0.4v，而差模电压为：0.4v，所以cml单端输出信号为以vcc-0.4v为中心，摆幅为0.4v的信号，即单端信号摆幅为：(vcc-0.2)~(vcc-0.6v)，其输出波形如下右图所示。
——在这种情况下差分输出信号摆幅同样是800mv：差分电压分别为-400mv和+400mv，摆幅为它们之和。
2，cml电平分析和匹配上一节我们已经从理论层面了解了cml电平的理想电压值，如下图所示为maxim max3831器件的cml电平规格；除了有对单端、差分信号的具体定义之外，还有对阻抗进行了定义（精度15%），cml逻辑电路无需外部提供电路阻抗匹配（只需直连或ac耦合直连），这是因为cml输入端内部电路已经做了终端并联匹配：单端输入50ω上拉至vcc；那么我们就知道差分信号线之间的阻抗为100ω。所以在传输线设计时需保证：单端50ω，差分100ω的传输线阻抗设计（松耦合差分线）。
——终端并联匹配是否必须要接至gnd？单端50ω时差分就必然是100ω么（单端阻抗与差分阻抗是否有关系）？或则说什么情况下单端50ω，差分会小于100ω？关于这些问题，忘记的胖友们请继续复习《从电感、电容到理想传输线》和《特殊的串扰-差分信号》相关章节，相信能给你个满意的答案。
由于cml电平没有任何标准，从而出现了很多供应商自行制定的规范，因此胖友们在使用cml电平时一定要仔细查阅芯片手册（后续在《硬件开发流程基础：详细设计》相关专题中会介绍，如何保证单板上各器件之间的电平匹配）。
说到这里，突然想起一个事情来：我最早接触高速串行链路时会将serdes和cml/lvpecl/lvds逻辑电平的概念搞混掉。我们在使用串行链路时，经常会用serdes指代高速串行链路，但serdes却并非是逻辑电平的概念，比逻辑电平（纯物理接口）的层次更高一些，因为它包含了物理层的部分协议。举个栗子：你可以说这条serdes链路是基于cml逻辑电平的。
4，cml电平特点cml电路输出晶体管工作在放大区域（同ecl一样），所以cml信号比采用饱和状态操作的cmos、lvds信号拥有更快的开关速度；cml输出电路中的恒流源具有较小的开关噪声，信号的上升时间和下降时间小，因此cml理论极限速度可达10gbit/s以上；如下图所示为：lvpecl、lvds和cml三种逻辑电路功耗及速度比较示意图；
低功耗（差分输出信号摆幅约为800mv，略低于lvpecl）；电路简单，几乎不需要外围器件。5，cml电路设计cml电路设计规则，参考lvds电路设计要求。如上很多针对高速链路的设计要求是通用的。
写在最后本章又介绍了两个重量级的电平标准：lvds和cml；加上之前的ttl/cmos和lvpecl，这是本人接触最多的逻辑电平；这些电平在数字电路中使用相对比较多。我记得很久之前，还接触过hstl，hcsl等等一些高速逻辑电平，还有用于ddr的sstl。下一章我们做简单的介绍。
铅酸蓄电池容量检测
智能制造所带来的工业信息安全的思考
磁浮子液位计与磁翻板液位计的区别
富士康借“芯片风”转型 格力功率模块项目落户南京
PLC电气接线的注意事项有哪些
LVDS&CML电平设计基础知识
RLC串联谐振电路仿真分析
Intel成都工厂10天交付2万颗CPU 呼吸机使用
“存储第一股”又有大动作！
深度整合三大业务体系，全方位打造智慧校园管理新模式
IBM发布2023年五大趋势：直面混乱，掌控变局
平均电流模式控制的电流检测变压器电路设计
s3c2410移植MPlayer到linux2.6
OPPO reno 9 系列发布，起售价2499
美国航司到今年年底将退役800到1000架飞机
在香港举行的4G/5G峰会高通都公布了哪些新消息
苹果M1电脑：一场不动声色的变革
从一次维修开始说主仆控制
你对于大数据的了解够吗
开关电源的脉冲宽度调制（PWM）和脉冲频率调制（PFM）的区别
lvds 器件的传输机制是把 ttl 逻辑电平转换成低电压差分信号，以便于高速传输。与传统的 ecl逻辑相比，它采用 cmos 工艺，其电压摆幅更低（lvds只有 400mv，ecl 为 800mv），动态功耗更小（输出电流 35ma，只有 ecl 电路的 1/7），低 emi，价格更低，因而在中等频率（几百m几ghz）差分信号应用上具有较大的优势。
——lvds技术规范有两个标准，即tia（电讯工业联盟）/eia（电子工业联盟）的ansi/tia/eia-644标准（lvds也称为rs-644接口）与ieee 1596.3标准。
1，lvds基本电路结构如下图所示为典型的基本lvds电路，采用一对差分信号线传输数据；通过驱动3.5ma的稳定电流源，以350mv低振幅（100ω终端匹配）的差动信号来高速传送数据。其数据传输速度在规格内限定最大为655mbit/秒，但这并不是极限值。通过各半导体厂商改进，可以实现3gbit/秒左右的高速传输速度。
lvds的输出端驱动是一个3.5ma的电流源，并由两组mos管（4个）组成一对发送输出；当a+导通，b-断开时：
1, 电流从右上角q2（a+ mos管）驱动出到蓝色传输线，即右上a+ mos管电流方向是：电流源（driver）à右上a+ mos管à蓝色传输线à100ω终端电阻；
2, 左下角q3（a+ mos管）驱动接至gnd，所以此时电流从绿色传输线通过左下角q3流出到gnd；左下a+ mos管电流方向是：gndà左下a+ mos管à绿色传输线à100ω终端电阻；
3, 整个电流通路最终电流在100ω终端电阻侧导通，并形成输出电压：3.5ma *100ω = 350mv。
——因为传输线提供的100ω阻抗是交流阻抗（只在信号边沿有用的阻抗，忘记的胖友们务必复习《从电感、电容到理想传输线》相关章节），对于直流来说是传输线是高阻抗，所以终端必须有100ω端接电阻来提供信号固定电平状态下的回流，以保证输出电压；
——需要再次强调的是：3.5ma****电流从电源源流出到蓝色传输线，和绿色传输线3.5ma 电流流入gnd ，这两者同时发生的，才能保证信号边沿的同步 ；驱动电流的路径 并非是 ：电流源àq2à蓝色传输线à100ω终端电阻à绿色传输线àq3àgnd（有点违反直觉哈，胖友们务必回顾“传输线”相关理论）。
当b-导通，a+断开时：
1, 此时3.5ma驱动电流从左上角q1（b- mos管）流出，并流入绿色传输线；
2, 同时蓝色传输线电流流入右下角q4（b- mos管）；
——具体电流传输的方向，如上。
3, 电流通路最终电流还是在100ω终端电阻侧导通，但是电流方向与“a+导通，b-断开”相反，并形成反向的输出电压：-3.5ma *100ω = -350mv。
最终在输出端形成 +350mv和-350mv信号摆幅的差分输出。——在一本非常优秀的“信号完整性”相关书籍中，作者认为lvds是伪差分线，因为从lvds驱动机制来说，它只需要驱动3.5ma电流流过终端100ω电阻形成的压差来实现，似乎并不需要一定是对耦差分线；但通过上述两条传输线的电流路径分析，我觉得lvds应该是真正的对耦差分线。
2，lvds电平分析lvds的差分信号的两根差分信号线：正电极信号（a+）和负电极信号（b−）；共模偏置电压为：1.2v，差模电压摆幅是：350mv。如果我们用示波器来测试信号波形，并对两个信号电压值取差：（a+）−（b−）；那么我们可以得到差分摆幅为：-350mv和+350mv。具体波形如下图所示。
上述波形是理想的情况，如下所示为器件资料（intel® stratix® 10 device）中关于lvds相关参数的描述；其输出共模电压（vocm）和差模电压（vod）的具体规格如下蓝色框内所示；如果要正确接收其它器件发送过来的信号，必须满足红色框内关于输入共模电压（vicm(dc)）和差模电压（vid）的参数要求。
3，lvds电平特点lvds 的特点是电流驱动模式，低电压摆幅 350mv 可以提供更高的信号传输速率，使用差分传输的方式可以减小信号和噪声的emi辐射：
输出电平切换不需要设计类似ttl/cmos的“死区时间”，可以支持更高速率；——由于是电流驱动，所以不需要防备电压源直接接地的风险。
低输出电压摆幅（350mv）)：1, 可以支持更高速率（1gbps以上），具体支持速率对比如左下图所示；
2, 功耗消耗更低（如右下图所示），内部散热更小，有助于提供芯片集成度。
低emi电磁辐射：1, 低的信号边缘变化率：dv/dt = 0.350v/0.5ns = 0.7v/ns；
——如下图所示，虽然速率高（ps级别），但是由于摆渡小所以边沿变化率要求不高。
2, 耦合差分信号线的电磁干扰相互抵销，对外辐射小；
3, 耦合差分信号线抗电磁干扰性强。
允许输入的共模电压范围大，支持1v的共模偏置电压差（如上图所示）；传输线匹配简单。——无论是使用电缆还是pcb走线，lvds的高速信号传输都必须考虑阻抗匹配问题：阻抗不连续或终端不匹配会影响传输信号；所以需要控制传输线阻抗，并保证合适的端接。
1, 对于点到点的链路（lvds），如下图所示，只需要使用100ω端接在距离驱动器最远处；
——如果输出端和输入端共模偏置电压不匹配（或考虑上电时序的漏电影响），则需串接100nf电容器进行ac耦合，ac耦合电容器对信号传输影响不大（相当于短路，胖友们可以动手算一算：100nf电容器在100mhz频率时的阻抗是多少~）。
2, 对于多分支总线（m-lvds），如果驱动器在总线的一端，则可采用相同的端接方法（即，在距离驱动器最远端端接100ω电阻，如下图所示）；否则需要端接总线的两端。
——m-lvds可以实现点对多，而且长距离的传输（如下左图所示），与rs-485总线的应用有明显重叠；两者参数对比如下右图所示，有兴趣的胖友可以自行学习；本章不对m-lvds和rs-485展开分析。
3, 如下图所示，还有一种多点拓扑是：“半双工”拓扑；它由两个驱动/接收对组成，在单个互连上传输和接收两个点之间的信号。
4，lvds电路设计对于lvds pcb的设计来说，不论lvds信号对数量是多少，都建议使用多层板，最少四层设置： lvds、ground、power、ttl。
对 lvds 信号和其它信号（举个栗子，ttl 信号；避免受到干扰），最好能使用不同的走线层，如果因为设计限制必须使用同一层走线，lvds 和 ttl 的距离应该足够远，至少应该大于 3~5 倍差分线间距；保证收发器到接插件的距离足够短，防止由于 stub 线过长引起信号的崎变，一般要求距离小于 10mm；对收发器的电源使用滤波电容，滤波电容的位置应该尽量靠近电源和地管脚，滤波电容其的容值参照器件手册；——如果没有推荐滤波电容器值，那么可以按照1个uf级电容（举个栗子：10uf）+每个管脚1个100nf电容的经验值进行设计。
对电源和地管脚与参考平面的连接应该使用短和粗的连线连接，同时使用多点连接；——参考《电源完整性》相关章节，主要为了减小寄生电感。
对走线的阻抗要求进行控制，一般差分阻抗控制在 100 欧姆；——匹配电阻的阻值可以进行调整，根据差分线阻抗和输出差模电压范围来决定。
对走线方式的选择没有限制，微带线和带状线均可，但是必须注意有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应该大于 3~5 倍差分线间距；对接收端的匹配电阻到接收管脚的距离要尽量的靠近（一般小于 7mm，最大不能超过 12mm）； 未使用的输入管脚可以悬空，如下图所示；
lvds 在电缆中的使用同在 pcb 中的使用方式并无大的差别，需要注意在不同电缆中 lvds 差分信号需要不同的排布方式，如下图所示；——电缆本身的插损需要满足支持该频率高速信号传输，举个栗子：屏蔽双绞线比较适合作为 lvds 传输的介质，cat3 电缆可以传输 5m，cat5 电缆可以传输更远距离的 lvds 信号。
二，cml逻辑电平cml：电流模式逻辑（即current mode logic），电路主要靠电流驱动，也是所有高速数据接口形式中最简单的一种，它的输入与输出的匹配集成在芯片内部，基本不需要外部端接，从而使单板硬件设计更简单、更简洁。由于cml电路内部三极管同ecl一样工作在非饱和状态，逻辑翻转速率极高，相比于lvds要快很多；所以cml电平一般被用于高速serdes链路（举个栗子：光模块接口serdes总线）。
从标准规范来说，cml电平也没有统一的国际标准。
——ecl，cml都没有统一的国际标准，只有lvds有国际标准，所以电平互连上需要特别注意检查是否匹配。
1，cml基本电路结构cml电路如下图所示分为：本级输入和本级输出两部分；
输入电路是一对射极跟随器后跟一个差分放大器：射极跟随器起到隔离，增加驱动能力的作用，上拉的50ω电阻是为了保证与前级输出电路形成阻抗匹配；当输入为高电平时，即t3管为n端，t4管为p端，当p大于n时即输入为高电平：当接收为高电平时t5导通、t6截止，16ma电流均从t5流过，此时cml输出为低电平；——当输入为低时情况类似，所以cml输入输出存在倒相的关系。
输出电路是一个差分对，如上图“本级输出”所示：该差分对的集电极电阻为50ω，输出信号的高低电平切换是通过共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16ma；1, 当cml输出直流耦合至50ω上拉电阻负载时（如下左图r1、r3和r2、r4同时上拉50ω），所以输出端差分对中的三极管t1和t2同时只能导通一个；
（1）首先进行静态分析：由于t1、t2参数对称，故16ma电流平均流过t1、t2，每个管流过8ma的电流，分到r1~r4四个电阻上，每个电阻流过的电流为4ma，所以直流耦合时的共模电压为：vc = vcc – 4ma*50ω = vcc -0.2v；
（2）当有差模电压输入时：t1、t2只会导通一个（以t1导通为例），16ma电流由r1、r3一起提供，每个电阻提供8ma电流，因此单端摆幅为：vswing = 8ma * 50ω = 0.4v；
——当负载为50ω上拉电阻时，输出信号线上总共上拉电阻为50ω//50ω = 25ω，所以计算导通三极管的集电极电阻上的压降为：16ma*25ω = 0.4v。
（3）如上可知共模电压为：vcc-0.2v，而差模电压为：0.4v，所以cml单端输出信号为以vcc-0.2v为中心，摆幅为0.4v的信号，即单端信号摆幅为：vcc~(vcc-0.4v)，其输出波形如下左图所示；
——在这种情况下差分输出信号摆幅为800mv：差分电压分别为-400mv和+400mv，摆幅为它们之和。
2, 当cml输出交流耦合至50ω上拉电阻负载时（如下左图r1、r3和r2、r4同时上拉50ω），所以同样输出端差分对中的三极管t1和t2同时只能导通一个；
（1）首先进行静态分析：由于电容器的隔直作用，r3和r4不能向t1、t2提供直流电流，因此16ma电流平均流过r1、r2，每个电阻流过8ma的电流，所以交流耦合时的共模电压为：vc = vcc – 8ma*50ω = vcc -0.4v；
（2）当有差模电压输入时（同直流耦合一样）：t1、t2只会导通一个（以t1导通为例），16ma电流由r1、r3一起提供，每个电阻提供8ma电流，因此单端摆幅为：vswing = 8ma * 50ω = 0.4v；
（3）如上可知共模电压为：vcc-0.4v，而差模电压为：0.4v，所以cml单端输出信号为以vcc-0.4v为中心，摆幅为0.4v的信号，即单端信号摆幅为：(vcc-0.2)~(vcc-0.6v)，其输出波形如下右图所示。
——在这种情况下差分输出信号摆幅同样是800mv：差分电压分别为-400mv和+400mv，摆幅为它们之和。
2，cml电平分析和匹配上一节我们已经从理论层面了解了cml电平的理想电压值，如下图所示为maxim max3831器件的cml电平规格；除了有对单端、差分信号的具体定义之外，还有对阻抗进行了定义（精度15%），cml逻辑电路无需外部提供电路阻抗匹配（只需直连或ac耦合直连），这是因为cml输入端内部电路已经做了终端并联匹配：单端输入50ω上拉至vcc；那么我们就知道差分信号线之间的阻抗为100ω。所以在传输线设计时需保证：单端50ω，差分100ω的传输线阻抗设计（松耦合差分线）。
——终端并联匹配是否必须要接至gnd？单端50ω时差分就必然是100ω么（单端阻抗与差分阻抗是否有关系）？或则说什么情况下单端50ω，差分会小于100ω？关于这些问题，忘记的胖友们请继续复习《从电感、电容到理想传输线》和《特殊的串扰-差分信号》相关章节，相信能给你个满意的答案。
由于cml电平没有任何标准，从而出现了很多供应商自行制定的规范，因此胖友们在使用cml电平时一定要仔细查阅芯片手册（后续在《硬件开发流程基础：详细设计》相关专题中会介绍，如何保证单板上各器件之间的电平匹配）。
说到这里，突然想起一个事情来：我最早接触高速串行链路时会将serdes和cml/lvpecl/lvds逻辑电平的概念搞混掉。我们在使用串行链路时，经常会用serdes指代高速串行链路，但serdes却并非是逻辑电平的概念，比逻辑电平（纯物理接口）的层次更高一些，因为它包含了物理层的部分协议。举个栗子：你可以说这条serdes链路是基于cml逻辑电平的。
4，cml电平特点cml电路输出晶体管工作在放大区域（同ecl一样），所以cml信号比采用饱和状态操作的cmos、lvds信号拥有更快的开关速度；cml输出电路中的恒流源具有较小的开关噪声，信号的上升时间和下降时间小，因此cml理论极限速度可达10gbit/s以上；如下图所示为：lvpecl、lvds和cml三种逻辑电路功耗及速度比较示意图；
低功耗（差分输出信号摆幅约为800mv，略低于lvpecl）；电路简单，几乎不需要外围器件。5，cml电路设计cml电路设计规则，参考lvds电路设计要求。如上很多针对高速链路的设计要求是通用的。
写在最后本章又介绍了两个重量级的电平标准：lvds和cml；加上之前的ttl/cmos和lvpecl，这是本人接触最多的逻辑电平；这些电平在数字电路中使用相对比较多。我记得很久之前，还接触过hstl，hcsl等等一些高速逻辑电平，还有用于ddr的sstl。下一章我们做简单的介绍。
铅酸蓄电池容量检测
智能制造所带来的工业信息安全的思考
磁浮子液位计与磁翻板液位计的区别
富士康借“芯片风”转型 格力功率模块项目落户南京
PLC电气接线的注意事项有哪些
LVDS&CML电平设计基础知识
RLC串联谐振电路仿真分析
Intel成都工厂10天交付2万颗CPU 呼吸机使用
“存储第一股”又有大动作！
深度整合三大业务体系，全方位打造智慧校园管理新模式
IBM发布2023年五大趋势：直面混乱，掌控变局
平均电流模式控制的电流检测变压器电路设计
s3c2410移植MPlayer到linux2.6
OPPO reno 9 系列发布，起售价2499
美国航司到今年年底将退役800到1000架飞机
在香港举行的4G/5G峰会高通都公布了哪些新消息
苹果M1电脑：一场不动声色的变革
从一次维修开始说主仆控制
你对于大数据的了解够吗
开关电源的脉冲宽度调制（PWM）和脉冲频率调制（PFM）的区别