传统I2S—为何要包括系统时钟
传统 i2s—为何要包括系统时钟？
过去，我们在讨论音频话题时，偶尔会提及 i2s。我在以前的一些文章中提到过 i2s，其他人在做音频研究时也都会提到它。简而言之，它是一种将立体声数据从一端传输至另一端的同步方法。
大多数人认为 i2s 有三种信号：
数据：输入或者输出数据
位时钟 （bitclock，bck）：确立数据流中两个相邻位之间边界的信号
左/右时钟 （lrck）/字时钟 （wordclock）：一个在采样速率下运行、占空比为 50% 的慢时钟，它确立数据流中两条相邻通道（左和右）之间的边界。
i2s 的幕后英雄是主时钟 （mck），也称作系统时钟 （sck），它常常被数字信号处理器 （dsp） 程序员和其他处理器爱好者们忽略。主时钟 （mck/sck），通常为一个64、128、256 和 512 倍采样速率 （fs） 的时钟。它可以由一个输入引脚直接提供，也可以通过一个锁相环路 （pll） 在某些器件内部产生。
一般而言，dsp 不需要音频主时钟，因为它们能够以一种完全不同的速率对数据进行处理，然后在 bck 和 lrck 的驱动下，让数据以某种速率进入输出缓冲器（或者通过输入缓冲器接收数据）。
如果您能暂时将注意力从您的处理器上移开，您会发现音频主时钟重要得多。大多数 mck/sck 输入的音频转换器，都要求时钟同步，而有一些则允许异相位。这就意味着，它们需要由相同的高速时钟来提供，然后被除小。我接触过的一些客户会突发灵感地告诉我：“我的 adc 需要一个 mck，但它离我的 dac 太远。因此，我要在每个转换器旁边放置一个晶体……”有这种想法可以理解，但请您“千万别这么做！”
您在购买晶体时，无法保证它刚好为 48.000 khz。您的模数转换器 （adc） 晶体的运行精确度可能会为 +5%，而数模转换器 （dac） 的运行精确度可能为 –5%。这样的精确度，会给您的设计带来灾难性的后果！这是为什么呢，下面将为您娓娓道来。
用于 i2s
用于音频 adc 的主时钟
如图 1 所示，高速主时钟（例如：24.576 mhz 时钟）用于驱动 adc 的过采样调制器。之后，来自过采样调制器的数据被消减分解成 lrck 给定的采样速率。
当 adc 运行在主模式（生成 bck 和 lrck，作为输出）下时，adc 只是对 mck/sck 进行划分，产生 lrck 和 bck 信号。这就对啦！lrck/bck 和主时钟被同步—相位也可能同步（除非它是一个特殊分割器）。
如果作为一个从器件，并且主时钟不同步，则它产生的数据会过多或者过少，以至于数字抽取器无法刚好适合于输出字。在这种条件下，许多 adc 会拒绝流传输数据。
dac 也是如此。图 2 显示了一个高级 dac 结构图。此处，需要通过 mck/sck 运行内插器，而 mck/sck 同时还驱动 △∑ 调制器。如果 mck/sck 不是采样速率的整倍数 （64/128/256/512），则在 △∑ 调制器输出端可能会出现错误数据。
我在哪里/如何生成 mck/sck 呢？
在当今的工业应用中，cmos 振荡器由许多晶体振荡器支持，并紧靠这些晶体振荡器。它们都拥有非常好的精确度和较低的抖动。偶尔会用到压控振荡器 （vco），但它们会受到其输出抖动的困扰。
许多现代的音频转换器现在都集成了一个 pll，以通过慢 bck 产生 mck。这样做很有效。但是，您应该注意，使用 pll 时始终都会有产生抖动的可能，从而降低了音频性能。
另外，我建议，如果在晶体源驱动 adc 或是 dac 两者之间选择，请您选择通过一个晶体产生源来运行 adc。如果输入很糟糕，那么您做什么都于事无补！（就像您不可能把烂泥打磨光亮！）
因此，我的建议遵循的原则是：
1、如果转换器为一个 i2s 从器件，则您必须通过相同源（如果转换器带有，则可以依靠内部 pll），提供所有三个 i2s 时钟（mck、bck 和 lrck）。
2、如果转换器为一个 i2s 主器件，则请确定能够提供一个可靠的无抖动 mck源。然后，让转换器自己分配。在可能的情况下，让 adc 通过一个可靠的低抖动 mck 源在主模式下运行。这样做可以确保最低抖动和最小高频失真。
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大多数人认为 i2s 有三种信号：
数据：输入或者输出数据
位时钟 （bitclock，bck）：确立数据流中两个相邻位之间边界的信号
左/右时钟 （lrck）/字时钟 （wordclock）：一个在采样速率下运行、占空比为 50% 的慢时钟，它确立数据流中两条相邻通道（左和右）之间的边界。
i2s 的幕后英雄是主时钟 （mck），也称作系统时钟 （sck），它常常被数字信号处理器 （dsp） 程序员和其他处理器爱好者们忽略。主时钟 （mck/sck），通常为一个64、128、256 和 512 倍采样速率 （fs） 的时钟。它可以由一个输入引脚直接提供，也可以通过一个锁相环路 （pll） 在某些器件内部产生。
一般而言，dsp 不需要音频主时钟，因为它们能够以一种完全不同的速率对数据进行处理，然后在 bck 和 lrck 的驱动下，让数据以某种速率进入输出缓冲器（或者通过输入缓冲器接收数据）。
如果您能暂时将注意力从您的处理器上移开，您会发现音频主时钟重要得多。大多数 mck/sck 输入的音频转换器，都要求时钟同步，而有一些则允许异相位。这就意味着，它们需要由相同的高速时钟来提供，然后被除小。我接触过的一些客户会突发灵感地告诉我：“我的 adc 需要一个 mck，但它离我的 dac 太远。因此，我要在每个转换器旁边放置一个晶体……”有这种想法可以理解，但请您“千万别这么做！”
您在购买晶体时，无法保证它刚好为 48.000 khz。您的模数转换器 （adc） 晶体的运行精确度可能会为 +5%，而数模转换器 （dac） 的运行精确度可能为 –5%。这样的精确度，会给您的设计带来灾难性的后果！这是为什么呢，下面将为您娓娓道来。
用于 i2s
用于音频 adc 的主时钟
如图 1 所示，高速主时钟（例如：24.576 mhz 时钟）用于驱动 adc 的过采样调制器。之后，来自过采样调制器的数据被消减分解成 lrck 给定的采样速率。
当 adc 运行在主模式（生成 bck 和 lrck，作为输出）下时，adc 只是对 mck/sck 进行划分，产生 lrck 和 bck 信号。这就对啦！lrck/bck 和主时钟被同步—相位也可能同步（除非它是一个特殊分割器）。
如果作为一个从器件，并且主时钟不同步，则它产生的数据会过多或者过少，以至于数字抽取器无法刚好适合于输出字。在这种条件下，许多 adc 会拒绝流传输数据。
dac 也是如此。图 2 显示了一个高级 dac 结构图。此处，需要通过 mck/sck 运行内插器，而 mck/sck 同时还驱动 △∑ 调制器。如果 mck/sck 不是采样速率的整倍数 （64/128/256/512），则在 △∑ 调制器输出端可能会出现错误数据。
我在哪里/如何生成 mck/sck 呢？
在当今的工业应用中，cmos 振荡器由许多晶体振荡器支持，并紧靠这些晶体振荡器。它们都拥有非常好的精确度和较低的抖动。偶尔会用到压控振荡器 （vco），但它们会受到其输出抖动的困扰。
许多现代的音频转换器现在都集成了一个 pll，以通过慢 bck 产生 mck。这样做很有效。但是，您应该注意，使用 pll 时始终都会有产生抖动的可能，从而降低了音频性能。
另外，我建议，如果在晶体源驱动 adc 或是 dac 两者之间选择，请您选择通过一个晶体产生源来运行 adc。如果输入很糟糕，那么您做什么都于事无补！（就像您不可能把烂泥打磨光亮！）
因此，我的建议遵循的原则是：
1、如果转换器为一个 i2s 从器件，则您必须通过相同源（如果转换器带有，则可以依靠内部 pll），提供所有三个 i2s 时钟（mck、bck 和 lrck）。
2、如果转换器为一个 i2s 主器件，则请确定能够提供一个可靠的无抖动 mck源。然后，让转换器自己分配。在可能的情况下，让 adc 通过一个可靠的低抖动 mck 源在主模式下运行。这样做可以确保最低抖动和最小高频失真。
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