新一代ATE系统中新型八针电子驱动器分析
摘要：自动测试设备 (ate) 技术紧跟半导体 ic 及其测试设备的趋势。随着带宽、集成度和成本压力的增加，下一代 ate 系统需要更高的密度和更高的吞吐量来满足最新的半导体需求。介绍在多个大趋势的推动下，推动世界对半导体需求的技术繁荣依然强劲。无线基础设施、物联网、人工智能、数据中心和电动汽车是推动对先进半导体 ic 需求增加的应用示例。随着每个单独的 ic 中包含更多功能，测试要求也会增加，降低成本变得更具挑战性。半导体制造商如何提高其最终产品的复杂性，同时降低测试成本？测试系统未标准化从广义上讲，半导体开发过程包括设计、制造和测试。今天，ic 设计人员使用 eda（电子设计自动化）软件工具。这些工具是标准化的，大大简化了设计过程。晶圆的制造设备在一定程度上也是标准化的，因为许多工艺和设备是代代相传的。ate 系统不能这样说。缺乏标准和 ic 复杂性的增加导致测试成本上升。研究表明，封装和测试占产品总成本的 50% 到 70% 之间。降低测试成本降低测试成本的一个明显方法是采用更高的并行度并同时测试多个部分。每当 ate 系统并行测试更多部件时，吞吐量就会提高。例如，如果之前的测试平台可以并行测试四个设备，总测试时间为 10 秒，那么每个设备测试是 2.5 秒。使用每秒 0.02 美元的假设成本，那么每个设备都有 0.05 美元的测试成本。通过将 ate 系统升级到八进制站点甚至 16 个站点的测试仪，测试成本显着下降，分别为 0.025 美元和 0.0125 美元。与 16 个站点的测试设置相比，这项 75% 的测试成本节省比原始测试成本节省了 0.0375 美元。接下来，想象一下总测试时间是否可以减少一半。由于 ate 生产车间测试工程师将最大限度地利用资源来测试器件，因此减少测试时间的方法是提高驱动信号到被测器件 (dut) 和比较器信号返回到 fpga 的速度。驱动器和比较器 ic 所在的引脚电子速度提高了 2 倍，将测试时间缩短了一半。计算测试成本的数学与前面的示例一样简单。测试 16 台设备需要 5 秒，而不是 10 秒。这意味着每台设备的测试成本为 0.00625 美元，是 0.0125 美元的一半。虽然实际测试时间各不相同，但这个假设示例清楚地展示了更快系统和更高密度卡的潜在节省。更高的密度和速度前面提到的引脚电子驱动板具有驱动器和比较器 ic。图 1中的 ate 框图显示了max32007所在的位置（dcl + dac + switches 盒）。max32007 是 adi 最新发布的 8 通道 3gbps 引脚驱动器。
图 1. 通用 ate 系统框图。
高密度、八通道、高速 3gbps max32007 具有集成的 14 位电平设置 dac、电缆下垂补偿和压摆率控制，可优化 dut 的波形。电缆下垂补偿由于 pcb 上的长迹线和/或长或有损耗的同轴电缆，驱动到 dut 的波形和返回信号可能会衰减或退化。当波形受到这种影响时，有效数据速率会降低，或者更糟的是，数据无法使用，从而影响测试的吞吐量和成本。max32007 在输出波形中加入了长 (cdrpl) 和短 (cdrps) 双时间常数，通过受控量的过冲和下冲来恢复圆润边沿。
图 2. 驱动器电缆下垂补偿的概念表示。
补偿量可以通过一个 3 位内部寄存器从 0 到 10% 进行编程。图 3中的示波器显示了电缆下垂补偿如何帮助信号保真度克服 24 英寸 50ω 同轴电缆上的劣化波形的示例。外部绿色迹线表示应用到波形的 10% 补偿，内部迹线显示 0% 补偿。
图 3. 电缆下垂补偿的范围拍摄。
结论随着半导体 ic 不断跟上最新的技术需求，测试它们所需的自动化测试设备也必须如此。pin 电子驱动器在处理这种技术激增方面发挥着关键作用，更高密度和更高数据速率可实现下一代设备的高吞吐量和更低的测试成本。
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图 2. 驱动器电缆下垂补偿的概念表示。
补偿量可以通过一个 3 位内部寄存器从 0 到 10% 进行编程。图 3中的示波器显示了电缆下垂补偿如何帮助信号保真度克服 24 英寸 50ω 同轴电缆上的劣化波形的示例。外部绿色迹线表示应用到波形的 10% 补偿，内部迹线显示 0% 补偿。
图 3. 电缆下垂补偿的范围拍摄。
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