超低噪声时钟调节器介绍
全芯时代，国产好芯不定期推荐。今日为大家介绍一款国产超低噪声时钟调节器，pin to pin替代ti的lmk04828
一、概述
该芯片是高性能时钟调节器，支持jedec jesd204b。当使用设备和 sysref 时钟时，pll2 的 14 个时钟输出可配置去驱动 7 个jesd204b 转换器或其他逻辑设备。
sysref 可以使用直流和交流耦合来提供，不仅限于jesd204b 应用。14 个输出均可单独配置为传统高性能时钟系统输出。
该芯片具有高性能与功耗平衡以及双vco，动态数字延迟， 信号丢失保持特性，是提供灵活的高性能时钟树的理想选择。
二、主要性能
1. 支持jedec jesd204b
2. 超低rms抖动
76fs rms jitter (10khz到20mhz) -162dbc/hz@245.76 mhz
3. pll2 可提供多达 14 路差分时钟
最多 7 个 sysreef 时钟 时钟最大输出频率 3.1ghz 支持lvpecl,lvds,hsds,lvpecl等输出接口
4. 模式:双 pll,单 pll,时钟分布
5. pll1提供一个 vcxo/crystal 缓冲输出，支持lvpecl,lvds,2路lvcmos等输出接口
6. pll1
3 个备用的输入时钟
自动或者人工切换模式
无中断切换和 los
集成低噪声的晶体振荡电路
具有输入时钟丢失的保持模式
7. pll2
相位检测速率:=<155mhz
2 路集成低噪声 vco
8.占空比 50% 输出分配为 1 到 32 整数分频
9. 23ps步进模拟延迟，qfn-64封装
10.工作温度:-40°c到85°c，工作电压:3.15v 到 3.45v
三、应用场景
1. 无线基础设施
2. 数据交换时钟
3. 网络，sonet/sdh,dslam
4. 医疗/视频
5. 测量
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