用于 SiC MOSFET 的隔离栅极驱动器使用指南
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sic mosfet 在功率半导体市场中正迅速普及，因为它最初的一些可靠性问题已得到解决，并且价位已达到非常有吸引力的水平。随着市场上的器件越来越多，必须了解 sic mosfet 与 igbt 之间的共性和差异，以便用户充分利用每种器件。本系列文章概述了安森美 m 1 1200 v sic mosfet 的关键特性及驱动条件对它的影响，作为安森美提供的全方位宽禁带生态系统的一部分，还将提供 ncp51705（用于 sic mosfet 的隔离栅极驱动器）的使用指南。本文为第三部分，将重点介绍ncp51705 sic 栅极驱动器的使用指南。
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ncp51705 是一种 sic 栅极驱动器，具有高度的灵活性和集成性，使其与市场上的任何 sic mosfet 完全兼容。如图 32 所示，ncp51705 顶层框图包括通用栅极驱动器常见的许多基本功能，包括：
1. 高达 28 v 的 vdd 正电源电压
2. 高峰值输出电流（6 a 源极和 10 a 漏极）
3. 内部 5 v 参考电压可用于偏置 5 v、高达 20 ma 的低功率负载（数字隔离器、光耦合器、μc 等）
4. 分离信号，电源接地
5. 分离源极和漏极输出引脚
6. 内部热关断保护
7. 分离非反相和反相 ttl、pwm 输入
图 32：ncp51705 sic 栅极驱动器框图
此外，ncp51705 具备使用最少的外部组件设计可靠的 sic mosfet 栅极驱动电路所必需的几个独特特性（在 tnd6237/d 中的分立 sic 栅极驱动部分的开头列出）。ncp51705 独特特性的优点将在下一节详细介绍。
过电流保护 − desat ncp51705 desat 功能的实现只需使用两个外部组件。如图 33 所示，通过 desat 引脚的 r1 和 d1 监测 sic mosfet, q1 的漏极-源极电压。
图 33：ncp51705 desat 功能
在 q1 关断期间，漏极-源极端子可能出现几百伏电压。一旦 q1 导通，漏极-源极电压迅速下降，预计在不到几百纳秒的时间内就会发生从高电压到接近零电压的转变。在导通转换期间，desat 信号前沿被一个 500 纳秒计时器消隐，该计时器由一个 5−ω 的低阻抗下拉电阻组成。这使 vds 有足够的时间下降，同时确保 desat 不会意外激活。500 纳秒过后，desat 引脚被释放，200−μa 电流源通过 r1、d1和 sic mosfet 导通电阻提供恒定电流。在导通时间内，如果 desat 引脚上升到 7.5 v 以上，则 desat 比较器输出会升高，从而触发 rs 锁存器的时钟输入。这种故障将逐个周期自动终止 q_not 输出的后沿。sic mosfet 的栅极驱动因此有效地减少了与去饱和故障时间成比例的时间量。
200−μa 电流源足以确保 d1 的可预测正向压降，同时也使 r1 的压降能够在 sic mosfet 导通期间独立于 vds。如果需要，可通过将 desat 引脚接地来禁用 desat 保护。相反，如果 desat 引脚处于浮动状态，或者 r1 无法打开，则流经 20−kω 电阻器的 200−μa 电流源在 desat 比较器的非反相输入端施加恒定的 4 v 电压。这种情况基本上禁用了 sic mosfet 的栅极驱动。一些应用可能倾向于使用电流检测变压器来检测漏极电流，并从外部驱动 desat 引脚。在这种情况下，ncp51705 包括一个 ic 金属选件，用于移除 20−kω 电阻器，使 desat 引脚可以用作传统的逐脉冲、过电流保护功能。
desat 引脚上的电压 vdesat 由公式（1）确定为：
为 id 分配最大值（留出额外的设计裕度）后，选择 r1 和 id，使 vdesat < 7.5 v。重新排列公式（1）并求解 r1 得出：
除了设置允许的最大 vdesat 电压外，r1 还具有限制通过 d1 结电容的瞬时电流的双重目的。因为 sic mosfet 上的漏电压 dv/dt 极高，如果 r1 的大小不合适，通过 d1 的 p−n 结电容的电流可能会变得非常高。因此，应优先选择具有最低结电容的快速高压二极管。r1 的典型值将接近 5 kω< r1 7.5 v 时，充电泵启动，vee 电压轨包括一个内部固定的 uvlo，设置为编程 vee 值的 80%。由于 vdd 和 vee 均由独立的 uvlo 电路监控，ncp51705 足够智能，可以在两个电压轨都在特定 sic mosfet 负载的安全范围内时实现。
或者，通过完全禁用充电泵，可以实现 0 v < out < vdd 开关。当 veeset 连接到 sgnd 时，充电泵被禁用。当充电泵被禁用且 vee 直接与 pgnd 相关联时，输出在 0 v < out < vdd 之间切换。需要注意的是，每当 veeset 与 sgnd 相关联时，vee 必须与 pgnd 相关联。在此工作模式期间，内部 vee uvlo 功能也相应禁用。
另一种可能的配置是禁用充电泵，但允许使用外部负 vee 电压轨。此选项允许 –vee < out 7 v，静态电流线性缓升，直至超过设置的 uvlo 阈值。图 39 所示的蓝色迹线表示 vdd 与 idd，无输入（非开关），vdd(uvlo)= 12 v，v5v 调节器无负载。对于 7 v < vdd < 22 v，idd 测量为 0.6 ma < idd< 2.3 ma。当 vdd 超过 uvlo 阈值时，中间的平坦线表示 idd 电流增加约 ~1−ma。
红色迹线表示在禁用内部充电泵的同时向 in+ 施加 100 khz、50% 脉冲输入的情况。使用 4.99 ω + 2.2 nf 负载，这是典型 sic mosfet 的等效输入。外部源极和漏极电阻为 3ω。对于 12 v < vdd < 22 v，idd 测量为 3.7 ma < idd 12 v (vdd= 15 v)。还要注意，在近 100 μs 的时间内，out (vgs) 小于 20 v。根据 vdd 启动的 dv/dt 速率，该时间可能更长，因此，在编程 uvset 时应考虑 sic mosfet 的热应力。
图 40：ch1−in+，ch2−vdd，ch3−out，ch4−vee；vdd(uvlo) = 12 v，vee(uvlo) = −4 v
图 41 中显示了相同的启动波形，但 uvset = 3 v（未显示），相当于 vdd(uvlo) = 18 v。在这种情况下，当 vdd = 18 v 时，out (vgs) 便会启用，即使 vee < −4 v (vee= −5 v)。哪个 uvlo 占优势取决于 vdd 与 vee 的 dv/dt 速率。关键点是 ncp51705 输出被禁用，直到 vdd 和 vee 都高于或低于各自的 uvlo 阈值。与图 40 相比，请注意较高的 uvlo 设置对 out (vgs) 的影响，其中第一个 out 脉冲出现在 20 v 和 −5 v 附近。
图 41：ch1−in+，ch2−vdd，ch3−out，ch4−vee；vdd(uvlo) = 18 v，vee(uvlo) = −4 v
ncp51705 内部充电泵有一个缓慢的控制回路，其效果可从 vee 启动期间观察到的轻微下冲和 <400 μs 校正中看出，如图 42 所示。超过 400 μs 时，vee 电压稳定至 −3 v、−5 v 或 −8 v 的调节设定值。
图 42：vee 启动
关机操作平稳，无毛刺。如图 43 所示，out 停止切换并跟踪卸载的 vee。vee 从 −5 v 到 0 v 的放电时间约为 300 ms。
图 43：ch1−in+，ch2−vdd，ch3−out，ch4−vee；关机
图 44 显示了图 43 中时间基准的放大图。uvset 被配置为 3 v (vdd(uvlo) = 18v)，内部 vdd uvlo 滞后在内部固定为 1 v。当输出被禁用时，光标位置显示 vdd = 17 v（18 v−1 v 滞后），即使 vee= −4.5 v (veeset = v5v)，并且根据其 −4 v uvlo 仍处于活动状态。尽管 vdd 的衰减很慢，但在 uvlo_off 之后，也可以看到最后一个输出脉冲的终止很干净，没有杂散脉冲或毛刺。
图 44：ch1−in+，ch2−vdd，ch3−out，ch4−vee；关机，vdd_uvlo(off) = 17 v
导通传播延迟的测量范围从 90% in+ 上升至 10% out 上升。尽管 sic 驱动器将在更高的 vdd 下工作，但大多数 mosfet 传播延迟被指定为切换到 vdd = 12 v 的 1−nf 负载。
图 45 显示了在这些标准测试条件下测得的导通传播延迟为 19 ns。
图 45：ch1−in+，ch2−vdd，ch4−out；上升沿传播延迟
同样，关断传播延迟的测量范围从 10% in+ 下降至 90% out 下降。图 46 显示了在相同标准测试条件下测得的关断传播延迟为 22 ns。每个边缘的输出上升和下降时间约为 5 ns。
图 46：ch1−in+，ch2−vdd，ch4−out；下降沿传播延迟
desat 和 xen 波形分别如图 47 和图 48 所示。由于测试仅用于 ic 验证（无功率级），因此将 100−pf 固定电容连接到 desat 引脚。图 47 所示的波形表明 desat 低于 7.5 v 阈值，输出在正常操作下切换。如果 in+ 频率降低（导通时间增加），则 100−pf desat 电容将可以充电至更高的电压。如图 48 所示，desat 电压已达到 7.5−v 阈值。输出后沿在输入电压切换为低之前终止。desat 小斜坡用于强调终止的 out 脉冲上没有出现毛刺的事实。在开关电源应用中，desat 引脚上可以使用小型 (<100 pf) 外部电容进行高频噪声滤波。
xen 信号与 out 信号相反。无论驱动器是正常运行还是面临 desat 故障，xen 信号都能准确跟踪任一情况下的反向 out 信号。
图 47：ch1−in+，ch2−out，ch3−desat，ch4−xen；vdesat < 7.5 v
图 48：ch1−in+，ch2−out，ch3−desat，ch4−xen；vdesat = 7.5 v
应用 sic mosfet 可以适用于目前使用 igbt 的各种应用场景。一些较常见的用途包括高压开关电源、混合动力和电动汽车充电器、电气化铁路运输、焊机、激光器、工业设备及其他注重高温操作的环境。尤其值得一提的两个领域是太阳能逆变器和高压数据中心。更高的直流电压有利于减小线规厚度、接线盒、互连，并最终最大限度地减少传导损耗，从而提高效率。目前，大多数大型光伏系统均采用 1−kv 直流总线，未来趋向于采用 1.5−kv 总线。同样，使用 380−v 配电网络的数据中心可以将直流电压提升至 800 v。
ncp5170 的几个基本应用示例如下所示。
1.低压侧开关
图 49 显示了用于低压侧开关应用的 ncp51705 的顶层示意图。未显示隔离，因此控制器和驱动器之间为直连接口，但情况并非总是这样。此示意图旨在说明，要提供全功能、可靠和稳健的 sic 栅极驱动电路，只需甚少的外部组件。还应提及，尽管只需要单一 vdd 电压轨，但其额定值应至少为 50 v/ns，以防止tnd6237/d 中的分立 sic 栅极驱动一节中的分立栅极驱动说明所述的杂散电流脉冲。如果 vdd 电压轨由专用辅助电源提供，则应特别注意设计具有超低一次-二次杂散电容的变压器。
图 49：低压侧开关示例
2.半桥概念
在半桥电源拓扑中可以找到 sic mosfet 更现实的用途，如图 50 所示。高功率应用倾向于在高压侧和低压侧都使用隔离驱动器。这意味着需要两个数字隔离器。根据跨越隔离边界的 io 的量，此类应用的二次侧控制可能存在很大争议。在这个简化示例中，in+ 和 in-（启用）是来自数字控制器的仅有的两个信号，xen 从 ncp51705 读取。xen 可以作为开发栅极驱动时序、交叉导通预防、死区时间调整和故障检测的时序信息基础。此外，温度感测、热管理（风扇控制）和更高级别的故障响应也可以由数字控制器完成。ncp51705 的 v5v 可用于为每个数字隔离器的二次侧供电，如图 50 所示。
图 50：半桥概念
3.准谐振 (qr) 反激式
使用 ncp1340b1 控制器和 ncp51705 sic 驱动器设计了一个 100−w 的 qr 反激式转换器，可在 300 v < vin< 1 kv 的宽输入范围内工作。此类转换器常见于光伏和工业应用，但当基于 igbt 功率级时，开关频率在 65 khz 的范围内。图 51 所示的示意图为 qr 反激式，在 vin = 300 v 时，频率在 377 khz < fs < 430 khz 之间变化，负载从 100% 到 25% 不等。
图 51：1000 v 至 24 v、100 w、400 khz、qr 反激式
4.qr 反激式
对于 vin= 300 v，漏极-源极电压波形是输入电压和反射输出电压之和。图 52 所示的波形突出显示了在全占空比操作 (vin= 300 v) 下运行的转换器，其中 720 v 出现在 sic mosfet 的漏极-源极上。vds 上升过渡约为 30 ns，相当于 dvds/dt = 24 v/ns。ncp1340b1 qr 控制在 vds 下降沿实现软谐振过渡和谷值开关（在最小 vds 谐振时“接近 zvs”导通），这在蓝色波形上清晰可见。由于 qr 反激式是仅限低压侧的应用，并且 dvds/dt 下降沿为谐振，因此 sic mosfet 可能在 0 v < vgs < 20 v 之间可靠切换。尽管如此，图 51 所示的设计选择在 −5 v < vgs < 20 v 之间切换，从而在增加栅极电荷的轻微代价下，实现更稳健的切换。
图 52：ch3 = vds，ch4 = vgs；vin = 300 v，vout = 24 v，iout = 4 a，fs = 377 khz
通用 ncp5170 客户 evb 通用评估板 (evb) 旨在评估 ncp51705 在新设计或现有设计中的性能。evb 不包括功率级，不专用于任何特定拓扑，由此可见它是通用的。它可用于任何低压侧或高压侧电源开关应用。对于桥接配置，可以在图腾柱型驱动配置中的每个 sic mosfet 处使用这些 evb 中的两个或以上。evb 可被视为隔离器 + 驱动器 + to−247 分立模块。evb 示意图如图 53 所示。
重点是提供一种超紧凑的设计，其中 to−247 sic mosfet 的引线可以直接连接到印刷电路板 (pcb)。图 54 同时显示了相邻 to−247 封装旁边的 evb 的顶视图和底视图进行尺寸缩放。
图 53：ncp5170 mini evb 示意图
图 54：ncp5170 mini evb – 顶视图 (35 mm x 15 mm)
当安装到现有电源设计中，并且 to−247 前面有可用的 pcb 区域时，evb 可以水平安装到主电源板上，如图 55 所示。如果可能，这应该是首选的安装方法。
图 55：水平 evb 安装
如果主电源板上的大型组件妨碍水平安装，则第二种选择是垂直安装 evb，使其与 t0−247 封装平行或略微倾斜。由于驱动器与 to−247 漏极接头发出的高 dv/dt 非常接近，因此不太倾向于采用这种方式安装。在任何一种情况下，to−247 封装的后接头都保持暴露状态，如有必要，可将其连接到散热器上。有关安装和操作详细信息，请参见 evb 用户指南。
图 56：垂直 evb 安装
evb 最初配置为接受正输入逻辑的 pwm 信号（连接到 gnd1 的 in−）。但如果需要，in− 可轻松用作主动启用或重新配置为反相输入逻辑。驱动器输出预配置为 0 v < vout < vdd 开关。所有连接和电阻器占位符都可用于为 −3 v、−5 v 或 −8 v vee开关重新配置 veeset。最后，uvset 选项被预编程为 17−v 导通操作，这被认为是 sic mosfet 的安全级别。
参数性能 使用众所周知的双脉冲测试平台对 mosfet 和 igbt 进行参数化表征。双脉冲测试方法基本会向被测器件 (dut) 低压侧 sic mosfet 的栅极-源极施加两个脉冲。dut 被插入到与图 57 所示的钳位电感开关电路相连的插座中。
图 57：双脉冲测试电路和波形
调整第一个脉冲的导通时间，以获得所需的峰值漏极-源极电流。电感器很大，关断时间足够短，因此 il1 在关断续流期间几乎保持恒定。因此，第二个更短的脉冲以相同的漏极-源极电流幅度施加。该测试方法可精确控制 id 和 vds，这是建立动态开关、参数性能以及对器件进行基准测试所必需的。
双脉冲测试方法也可用于表征栅极驱动器性能。在 sic、dut 固定的情况下，当 u1 成为新的“dut”时，可以对各种栅极驱动电路进行表征。在图 53 和图 54 所示的 ncp5170 evb 和图 58 所示的简单光耦合器栅极驱动电路之间，对 dv/dt 和 di/dt 开关性能进行了比较。
图 58：fod8384 sic 光耦合器栅极驱动电路
fod8384 光耦合器驱动器能够承受高达 30 v 的 vdd 偏压，因此非常适合−5 v < vgs< 20 v 开关。与图 58 中的示例类似，fod8384 驱动器不是完整的 sic mosfet 栅极驱动电路。因此，由于两种电路的特性没有可比性，测试结果和比较仅限于动态开关。
图 59 和图 60 分别显示了两种电路的上升和下降 vgs 波形，以供比较。两种电路都使用了 1 ω 的源极和漏极栅极电阻。这些栅极驱动边缘被显示为驱动 1.2 kv、sic mosfet，vds 上显示 600 v，流过 id 的电流为 30 a。ncp51705、vgs 上升沿在 −5 v < vgs < 10 v 时表现为纯电阻，然后在 10 v < vgs < 20 v 时为电容性 rc 充电。这显示了 ncp51705、6 apk 的源电流与 fod8384 的 1 apk 源电流的比较情况。ncp51705 的 vgs 上升时间为 37.5 ns，而 fod8384 开关在相同测试条件下则为 57.6 ns。同样，ncp51705 的 vgs 下降时间为 25.2 ns，而 fod8384 则为 34.5 ns。
图 59：vgs 上升沿比较
图 60：vgs 下降沿比较
设计良好的栅极驱动器 ic 包括低源极和漏极阻抗，使得 sic mosfet 漏极可以由栅极精确控制。其次，最大限度地降低驱动器输出阻抗对于允许 sic mosfet 达到最高自然 dv/dt 至关重要。sic mosfet 的自然 dv/dt 限值与 rlo + rgate + rgi 成反比。当 rlo 高于必要值时，sic mosfet 的自然 dv/dt 限值降低。这使得器件更容易受到 dv/dt 引起的导通的影响，并限制了通过选择 rgate 可以实现的 dvds/dt 控制量。图 61 所示的 ncp51705 vds 波形揭示了改变 rgate 即可实现的高度 dvds/dt 控制。对于 rgate = 1 ω，dvds/dt = 72 v/ns。将 rgate 从 1 ω 增加到 15 ω 会使 dvds/dt 从 72 v/ns 降低到 68 v/ns。这表明，如果需要，可以使用高得多的 rgate 来逐步降低 dvds/dt。
图 61：ncp51705 vds 上升沿，可变栅极电阻
使用 fod8384 光耦合器栅极驱动器完成了相同的实验。从图 62 所示的波形中发现，rgate 从 1 ω 变成 15 ω 导致 dvds/dt 速率变化超过 2:1。由于 fod8384 驱动器输出阻抗更高，dvds/dt 控制更受 rgate 较小变化的影响。此外，请注意，ncp51705 的 dvds/dt 上升相对而言更为线性。
图 62：fod8384 vds 上升沿，可变栅极电阻
图 63 所示的波形比较了在 rgate = 1 ω 的情况下，从 −5 v < vgs < 20 v 切换相同负载的每个驱动器的 vds。dvds/dt 速率在 72 v/ns 与 64 v/ns 时表现相当。ncp51705 表现出更好的阻尼和更低振幅的振铃。
图 63：vds 上升沿比较，1 ω 栅极电阻
ncp51705 实现 dvds/dt 控制的另一种方式是通过改变 vee 的负振幅电平。这可以通过根据表 2 配置 veeset 引脚或使用施加到 vee 的外部负 dc 电源来实现。图 64 中的波形显示了当 vee 在 −6 v < vee < 0 v 之间变化时 dvds/dt 的变化。请注意在 0 v < vgs < 20 v 时低 vds 下的强拐点和电容特性。这是因为 sic mosfet 的一些剩余栅极电荷没有完全关断，并突出了在关断期间驱动 vgs 负极的重要性。
图 64：ncp51705 vds 上升沿，可变 vee
图 65 所示的漏极电流测量是使用 pearson 电流探头进行的。ncp51705 电流在 did/dt = 3.2 a/ns 时下降，但与 fod8384 驱动电路相比，表现出的振铃较少。ncp51705 更快的 did/dt 与图 60 所示的 vgs 下降沿波形密切相关。
图 65：id 下降沿比较
双脉冲测试方法是传统上用于表征分立功率半导体器件的动态开关性能的测试程序。由于在导通和关断期间可以精确控制施加的 vds 和初始 id，该测量技术已被证明是表征箝位电感开关应用电路中栅极驱动器 ic 性能的可靠方法。
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1. 高达 28 v 的 vdd 正电源电压
2. 高峰值输出电流（6 a 源极和 10 a 漏极）
3. 内部 5 v 参考电压可用于偏置 5 v、高达 20 ma 的低功率负载（数字隔离器、光耦合器、μc 等）
4. 分离信号，电源接地
5. 分离源极和漏极输出引脚
6. 内部热关断保护
7. 分离非反相和反相 ttl、pwm 输入
图 32：ncp51705 sic 栅极驱动器框图
此外，ncp51705 具备使用最少的外部组件设计可靠的 sic mosfet 栅极驱动电路所必需的几个独特特性（在 tnd6237/d 中的分立 sic 栅极驱动部分的开头列出）。ncp51705 独特特性的优点将在下一节详细介绍。
过电流保护 − desat ncp51705 desat 功能的实现只需使用两个外部组件。如图 33 所示，通过 desat 引脚的 r1 和 d1 监测 sic mosfet, q1 的漏极-源极电压。
图 33：ncp51705 desat 功能
在 q1 关断期间，漏极-源极端子可能出现几百伏电压。一旦 q1 导通，漏极-源极电压迅速下降，预计在不到几百纳秒的时间内就会发生从高电压到接近零电压的转变。在导通转换期间，desat 信号前沿被一个 500 纳秒计时器消隐，该计时器由一个 5−ω 的低阻抗下拉电阻组成。这使 vds 有足够的时间下降，同时确保 desat 不会意外激活。500 纳秒过后，desat 引脚被释放，200−μa 电流源通过 r1、d1和 sic mosfet 导通电阻提供恒定电流。在导通时间内，如果 desat 引脚上升到 7.5 v 以上，则 desat 比较器输出会升高，从而触发 rs 锁存器的时钟输入。这种故障将逐个周期自动终止 q_not 输出的后沿。sic mosfet 的栅极驱动因此有效地减少了与去饱和故障时间成比例的时间量。
200−μa 电流源足以确保 d1 的可预测正向压降，同时也使 r1 的压降能够在 sic mosfet 导通期间独立于 vds。如果需要，可通过将 desat 引脚接地来禁用 desat 保护。相反，如果 desat 引脚处于浮动状态，或者 r1 无法打开，则流经 20−kω 电阻器的 200−μa 电流源在 desat 比较器的非反相输入端施加恒定的 4 v 电压。这种情况基本上禁用了 sic mosfet 的栅极驱动。一些应用可能倾向于使用电流检测变压器来检测漏极电流，并从外部驱动 desat 引脚。在这种情况下，ncp51705 包括一个 ic 金属选件，用于移除 20−kω 电阻器，使 desat 引脚可以用作传统的逐脉冲、过电流保护功能。
desat 引脚上的电压 vdesat 由公式（1）确定为：
为 id 分配最大值（留出额外的设计裕度）后，选择 r1 和 id，使 vdesat < 7.5 v。重新排列公式（1）并求解 r1 得出：
除了设置允许的最大 vdesat 电压外，r1 还具有限制通过 d1 结电容的瞬时电流的双重目的。因为 sic mosfet 上的漏电压 dv/dt 极高，如果 r1 的大小不合适，通过 d1 的 p−n 结电容的电流可能会变得非常高。因此，应优先选择具有最低结电容的快速高压二极管。r1 的典型值将接近 5 kω< r1 7.5 v 时，充电泵启动，vee 电压轨包括一个内部固定的 uvlo，设置为编程 vee 值的 80%。由于 vdd 和 vee 均由独立的 uvlo 电路监控，ncp51705 足够智能，可以在两个电压轨都在特定 sic mosfet 负载的安全范围内时实现。
或者，通过完全禁用充电泵，可以实现 0 v < out < vdd 开关。当 veeset 连接到 sgnd 时，充电泵被禁用。当充电泵被禁用且 vee 直接与 pgnd 相关联时，输出在 0 v < out < vdd 之间切换。需要注意的是，每当 veeset 与 sgnd 相关联时，vee 必须与 pgnd 相关联。在此工作模式期间，内部 vee uvlo 功能也相应禁用。
另一种可能的配置是禁用充电泵，但允许使用外部负 vee 电压轨。此选项允许 –vee < out 7 v，静态电流线性缓升，直至超过设置的 uvlo 阈值。图 39 所示的蓝色迹线表示 vdd 与 idd，无输入（非开关），vdd(uvlo)= 12 v，v5v 调节器无负载。对于 7 v < vdd < 22 v，idd 测量为 0.6 ma < idd< 2.3 ma。当 vdd 超过 uvlo 阈值时，中间的平坦线表示 idd 电流增加约 ~1−ma。
红色迹线表示在禁用内部充电泵的同时向 in+ 施加 100 khz、50% 脉冲输入的情况。使用 4.99 ω + 2.2 nf 负载，这是典型 sic mosfet 的等效输入。外部源极和漏极电阻为 3ω。对于 12 v < vdd < 22 v，idd 测量为 3.7 ma < idd 12 v (vdd= 15 v)。还要注意，在近 100 μs 的时间内，out (vgs) 小于 20 v。根据 vdd 启动的 dv/dt 速率，该时间可能更长，因此，在编程 uvset 时应考虑 sic mosfet 的热应力。
图 40：ch1−in+，ch2−vdd，ch3−out，ch4−vee；vdd(uvlo) = 12 v，vee(uvlo) = −4 v
图 41 中显示了相同的启动波形，但 uvset = 3 v（未显示），相当于 vdd(uvlo) = 18 v。在这种情况下，当 vdd = 18 v 时，out (vgs) 便会启用，即使 vee < −4 v (vee= −5 v)。哪个 uvlo 占优势取决于 vdd 与 vee 的 dv/dt 速率。关键点是 ncp51705 输出被禁用，直到 vdd 和 vee 都高于或低于各自的 uvlo 阈值。与图 40 相比，请注意较高的 uvlo 设置对 out (vgs) 的影响，其中第一个 out 脉冲出现在 20 v 和 −5 v 附近。
图 41：ch1−in+，ch2−vdd，ch3−out，ch4−vee；vdd(uvlo) = 18 v，vee(uvlo) = −4 v
ncp51705 内部充电泵有一个缓慢的控制回路，其效果可从 vee 启动期间观察到的轻微下冲和 <400 μs 校正中看出，如图 42 所示。超过 400 μs 时，vee 电压稳定至 −3 v、−5 v 或 −8 v 的调节设定值。
图 42：vee 启动
关机操作平稳，无毛刺。如图 43 所示，out 停止切换并跟踪卸载的 vee。vee 从 −5 v 到 0 v 的放电时间约为 300 ms。
图 43：ch1−in+，ch2−vdd，ch3−out，ch4−vee；关机
图 44 显示了图 43 中时间基准的放大图。uvset 被配置为 3 v (vdd(uvlo) = 18v)，内部 vdd uvlo 滞后在内部固定为 1 v。当输出被禁用时，光标位置显示 vdd = 17 v（18 v−1 v 滞后），即使 vee= −4.5 v (veeset = v5v)，并且根据其 −4 v uvlo 仍处于活动状态。尽管 vdd 的衰减很慢，但在 uvlo_off 之后，也可以看到最后一个输出脉冲的终止很干净，没有杂散脉冲或毛刺。
图 44：ch1−in+，ch2−vdd，ch3−out，ch4−vee；关机，vdd_uvlo(off) = 17 v
导通传播延迟的测量范围从 90% in+ 上升至 10% out 上升。尽管 sic 驱动器将在更高的 vdd 下工作，但大多数 mosfet 传播延迟被指定为切换到 vdd = 12 v 的 1−nf 负载。
图 45 显示了在这些标准测试条件下测得的导通传播延迟为 19 ns。
图 45：ch1−in+，ch2−vdd，ch4−out；上升沿传播延迟
同样，关断传播延迟的测量范围从 10% in+ 下降至 90% out 下降。图 46 显示了在相同标准测试条件下测得的关断传播延迟为 22 ns。每个边缘的输出上升和下降时间约为 5 ns。
图 46：ch1−in+，ch2−vdd，ch4−out；下降沿传播延迟
desat 和 xen 波形分别如图 47 和图 48 所示。由于测试仅用于 ic 验证（无功率级），因此将 100−pf 固定电容连接到 desat 引脚。图 47 所示的波形表明 desat 低于 7.5 v 阈值，输出在正常操作下切换。如果 in+ 频率降低（导通时间增加），则 100−pf desat 电容将可以充电至更高的电压。如图 48 所示，desat 电压已达到 7.5−v 阈值。输出后沿在输入电压切换为低之前终止。desat 小斜坡用于强调终止的 out 脉冲上没有出现毛刺的事实。在开关电源应用中，desat 引脚上可以使用小型 (<100 pf) 外部电容进行高频噪声滤波。
xen 信号与 out 信号相反。无论驱动器是正常运行还是面临 desat 故障，xen 信号都能准确跟踪任一情况下的反向 out 信号。
图 47：ch1−in+，ch2−out，ch3−desat，ch4−xen；vdesat < 7.5 v
图 48：ch1−in+，ch2−out，ch3−desat，ch4−xen；vdesat = 7.5 v
应用 sic mosfet 可以适用于目前使用 igbt 的各种应用场景。一些较常见的用途包括高压开关电源、混合动力和电动汽车充电器、电气化铁路运输、焊机、激光器、工业设备及其他注重高温操作的环境。尤其值得一提的两个领域是太阳能逆变器和高压数据中心。更高的直流电压有利于减小线规厚度、接线盒、互连，并最终最大限度地减少传导损耗，从而提高效率。目前，大多数大型光伏系统均采用 1−kv 直流总线，未来趋向于采用 1.5−kv 总线。同样，使用 380−v 配电网络的数据中心可以将直流电压提升至 800 v。
ncp5170 的几个基本应用示例如下所示。
1.低压侧开关
图 49 显示了用于低压侧开关应用的 ncp51705 的顶层示意图。未显示隔离，因此控制器和驱动器之间为直连接口，但情况并非总是这样。此示意图旨在说明，要提供全功能、可靠和稳健的 sic 栅极驱动电路，只需甚少的外部组件。还应提及，尽管只需要单一 vdd 电压轨，但其额定值应至少为 50 v/ns，以防止tnd6237/d 中的分立 sic 栅极驱动一节中的分立栅极驱动说明所述的杂散电流脉冲。如果 vdd 电压轨由专用辅助电源提供，则应特别注意设计具有超低一次-二次杂散电容的变压器。
图 49：低压侧开关示例
2.半桥概念
在半桥电源拓扑中可以找到 sic mosfet 更现实的用途，如图 50 所示。高功率应用倾向于在高压侧和低压侧都使用隔离驱动器。这意味着需要两个数字隔离器。根据跨越隔离边界的 io 的量，此类应用的二次侧控制可能存在很大争议。在这个简化示例中，in+ 和 in-（启用）是来自数字控制器的仅有的两个信号，xen 从 ncp51705 读取。xen 可以作为开发栅极驱动时序、交叉导通预防、死区时间调整和故障检测的时序信息基础。此外，温度感测、热管理（风扇控制）和更高级别的故障响应也可以由数字控制器完成。ncp51705 的 v5v 可用于为每个数字隔离器的二次侧供电，如图 50 所示。
图 50：半桥概念
3.准谐振 (qr) 反激式
使用 ncp1340b1 控制器和 ncp51705 sic 驱动器设计了一个 100−w 的 qr 反激式转换器，可在 300 v < vin< 1 kv 的宽输入范围内工作。此类转换器常见于光伏和工业应用，但当基于 igbt 功率级时，开关频率在 65 khz 的范围内。图 51 所示的示意图为 qr 反激式，在 vin = 300 v 时，频率在 377 khz < fs < 430 khz 之间变化，负载从 100% 到 25% 不等。
图 51：1000 v 至 24 v、100 w、400 khz、qr 反激式
4.qr 反激式
对于 vin= 300 v，漏极-源极电压波形是输入电压和反射输出电压之和。图 52 所示的波形突出显示了在全占空比操作 (vin= 300 v) 下运行的转换器，其中 720 v 出现在 sic mosfet 的漏极-源极上。vds 上升过渡约为 30 ns，相当于 dvds/dt = 24 v/ns。ncp1340b1 qr 控制在 vds 下降沿实现软谐振过渡和谷值开关（在最小 vds 谐振时“接近 zvs”导通），这在蓝色波形上清晰可见。由于 qr 反激式是仅限低压侧的应用，并且 dvds/dt 下降沿为谐振，因此 sic mosfet 可能在 0 v < vgs < 20 v 之间可靠切换。尽管如此，图 51 所示的设计选择在 −5 v < vgs < 20 v 之间切换，从而在增加栅极电荷的轻微代价下，实现更稳健的切换。
图 52：ch3 = vds，ch4 = vgs；vin = 300 v，vout = 24 v，iout = 4 a，fs = 377 khz
通用 ncp5170 客户 evb 通用评估板 (evb) 旨在评估 ncp51705 在新设计或现有设计中的性能。evb 不包括功率级，不专用于任何特定拓扑，由此可见它是通用的。它可用于任何低压侧或高压侧电源开关应用。对于桥接配置，可以在图腾柱型驱动配置中的每个 sic mosfet 处使用这些 evb 中的两个或以上。evb 可被视为隔离器 + 驱动器 + to−247 分立模块。evb 示意图如图 53 所示。
重点是提供一种超紧凑的设计，其中 to−247 sic mosfet 的引线可以直接连接到印刷电路板 (pcb)。图 54 同时显示了相邻 to−247 封装旁边的 evb 的顶视图和底视图进行尺寸缩放。
图 53：ncp5170 mini evb 示意图
图 54：ncp5170 mini evb – 顶视图 (35 mm x 15 mm)
当安装到现有电源设计中，并且 to−247 前面有可用的 pcb 区域时，evb 可以水平安装到主电源板上，如图 55 所示。如果可能，这应该是首选的安装方法。
图 55：水平 evb 安装
如果主电源板上的大型组件妨碍水平安装，则第二种选择是垂直安装 evb，使其与 t0−247 封装平行或略微倾斜。由于驱动器与 to−247 漏极接头发出的高 dv/dt 非常接近，因此不太倾向于采用这种方式安装。在任何一种情况下，to−247 封装的后接头都保持暴露状态，如有必要，可将其连接到散热器上。有关安装和操作详细信息，请参见 evb 用户指南。
图 56：垂直 evb 安装
evb 最初配置为接受正输入逻辑的 pwm 信号（连接到 gnd1 的 in−）。但如果需要，in− 可轻松用作主动启用或重新配置为反相输入逻辑。驱动器输出预配置为 0 v < vout < vdd 开关。所有连接和电阻器占位符都可用于为 −3 v、−5 v 或 −8 v vee开关重新配置 veeset。最后，uvset 选项被预编程为 17−v 导通操作，这被认为是 sic mosfet 的安全级别。
参数性能 使用众所周知的双脉冲测试平台对 mosfet 和 igbt 进行参数化表征。双脉冲测试方法基本会向被测器件 (dut) 低压侧 sic mosfet 的栅极-源极施加两个脉冲。dut 被插入到与图 57 所示的钳位电感开关电路相连的插座中。
图 57：双脉冲测试电路和波形
调整第一个脉冲的导通时间，以获得所需的峰值漏极-源极电流。电感器很大，关断时间足够短，因此 il1 在关断续流期间几乎保持恒定。因此，第二个更短的脉冲以相同的漏极-源极电流幅度施加。该测试方法可精确控制 id 和 vds，这是建立动态开关、参数性能以及对器件进行基准测试所必需的。
双脉冲测试方法也可用于表征栅极驱动器性能。在 sic、dut 固定的情况下，当 u1 成为新的“dut”时，可以对各种栅极驱动电路进行表征。在图 53 和图 54 所示的 ncp5170 evb 和图 58 所示的简单光耦合器栅极驱动电路之间，对 dv/dt 和 di/dt 开关性能进行了比较。
图 58：fod8384 sic 光耦合器栅极驱动电路
fod8384 光耦合器驱动器能够承受高达 30 v 的 vdd 偏压，因此非常适合−5 v < vgs< 20 v 开关。与图 58 中的示例类似，fod8384 驱动器不是完整的 sic mosfet 栅极驱动电路。因此，由于两种电路的特性没有可比性，测试结果和比较仅限于动态开关。
图 59 和图 60 分别显示了两种电路的上升和下降 vgs 波形，以供比较。两种电路都使用了 1 ω 的源极和漏极栅极电阻。这些栅极驱动边缘被显示为驱动 1.2 kv、sic mosfet，vds 上显示 600 v，流过 id 的电流为 30 a。ncp51705、vgs 上升沿在 −5 v < vgs < 10 v 时表现为纯电阻，然后在 10 v < vgs < 20 v 时为电容性 rc 充电。这显示了 ncp51705、6 apk 的源电流与 fod8384 的 1 apk 源电流的比较情况。ncp51705 的 vgs 上升时间为 37.5 ns，而 fod8384 开关在相同测试条件下则为 57.6 ns。同样，ncp51705 的 vgs 下降时间为 25.2 ns，而 fod8384 则为 34.5 ns。
图 59：vgs 上升沿比较
图 60：vgs 下降沿比较
设计良好的栅极驱动器 ic 包括低源极和漏极阻抗，使得 sic mosfet 漏极可以由栅极精确控制。其次，最大限度地降低驱动器输出阻抗对于允许 sic mosfet 达到最高自然 dv/dt 至关重要。sic mosfet 的自然 dv/dt 限值与 rlo + rgate + rgi 成反比。当 rlo 高于必要值时，sic mosfet 的自然 dv/dt 限值降低。这使得器件更容易受到 dv/dt 引起的导通的影响，并限制了通过选择 rgate 可以实现的 dvds/dt 控制量。图 61 所示的 ncp51705 vds 波形揭示了改变 rgate 即可实现的高度 dvds/dt 控制。对于 rgate = 1 ω，dvds/dt = 72 v/ns。将 rgate 从 1 ω 增加到 15 ω 会使 dvds/dt 从 72 v/ns 降低到 68 v/ns。这表明，如果需要，可以使用高得多的 rgate 来逐步降低 dvds/dt。
图 61：ncp51705 vds 上升沿，可变栅极电阻
使用 fod8384 光耦合器栅极驱动器完成了相同的实验。从图 62 所示的波形中发现，rgate 从 1 ω 变成 15 ω 导致 dvds/dt 速率变化超过 2:1。由于 fod8384 驱动器输出阻抗更高，dvds/dt 控制更受 rgate 较小变化的影响。此外，请注意，ncp51705 的 dvds/dt 上升相对而言更为线性。
图 62：fod8384 vds 上升沿，可变栅极电阻
图 63 所示的波形比较了在 rgate = 1 ω 的情况下，从 −5 v < vgs < 20 v 切换相同负载的每个驱动器的 vds。dvds/dt 速率在 72 v/ns 与 64 v/ns 时表现相当。ncp51705 表现出更好的阻尼和更低振幅的振铃。
图 63：vds 上升沿比较，1 ω 栅极电阻
ncp51705 实现 dvds/dt 控制的另一种方式是通过改变 vee 的负振幅电平。这可以通过根据表 2 配置 veeset 引脚或使用施加到 vee 的外部负 dc 电源来实现。图 64 中的波形显示了当 vee 在 −6 v < vee < 0 v 之间变化时 dvds/dt 的变化。请注意在 0 v < vgs < 20 v 时低 vds 下的强拐点和电容特性。这是因为 sic mosfet 的一些剩余栅极电荷没有完全关断，并突出了在关断期间驱动 vgs 负极的重要性。
图 64：ncp51705 vds 上升沿，可变 vee
图 65 所示的漏极电流测量是使用 pearson 电流探头进行的。ncp51705 电流在 did/dt = 3.2 a/ns 时下降，但与 fod8384 驱动电路相比，表现出的振铃较少。ncp51705 更快的 did/dt 与图 60 所示的 vgs 下降沿波形密切相关。
图 65：id 下降沿比较
双脉冲测试方法是传统上用于表征分立功率半导体器件的动态开关性能的测试程序。由于在导通和关断期间可以精确控制施加的 vds 和初始 id，该测量技术已被证明是表征箝位电感开关应用电路中栅极驱动器 ic 性能的可靠方法。
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原文标题：用于 sic mosfet 的隔离栅极驱动器使用指南
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