LV HV P-Well BCD技术的芯片与制程剖面结构的资料概述
lv/hv p-well bcd技术的芯片与制程剖面结构
lv/hv p-well bcd技术能够实现低压 5 v 与高压 100～700 v（或更高）兼容的 bcd 工艺。为了便于高低压 mos 器件兼容集成，采用源区为硼磷双扩散形成沟道的具有漂移区的偏置栅结构的 hv ldmos 器件。改变漂移区的长度，宽度，结深度以及掺杂浓度等可以得到不同的高电压。采用 mos 集成电路芯片结构设计﹑工艺与制造技术，依该技术得到了芯片制程结构。
1 制造技术的整合
lv/hv p-well bcd[b] 制造工艺能够实现低压 5v 与高压 100～700 v 范围（或更高）兼容的工艺技术，即以 lv p-well bicmos[b] 芯片与制程结构[1]为基础，引入源区作异型双扩散，在沟道和漏极之间具有场氧化层（f-ox），形成适合于 hv 要求的漏漂移区的器件工艺，以制得 hv ldmos 的兼容技术，实现同一硅衬底上形成 lv cmos﹑lv 双极型以及 hv ldmos 等器件，并使之互连，以实现 lv/hv 兼容 bcd 技术。改变漂移区的长度，宽度，结深度，掺杂浓度等可以得到不同的高压。实际上，把 hv ldmos 器件引入 lv bicmos[b] 集成电路中，使之整合于一体。因此，制造工艺复杂，兼容了双极，cmos，dmos 的工艺技术。
hv ldmos 与偏置栅 mos 结构相同点都是偏置栅，长的漂移区，而不同点 ldmos 源区作异型双扩散，具有短的沟道，驱动能力大。
lv/hv 兼容 bcd 工艺有许多种，可以分成两类：一类 lv/hv p-well bcd[c] 工艺技术[2]；另一类以 lv bicmos[b] 工艺为基础，引入 hv ldmos 工艺，以制得 hv ldmos 的兼容技术，并以 lv/hv p-well bcd[b] 来表示。这种技术可分成两种不同结构：hv ldmos 和 hv vdmos。现先叙述前一种结构。在 lv/hv p-well bcd[b] 技术（1）芯片结构与制程中，采用 hv ldmos 结构。
为了描绘出双极型与 cmos/ldmos 器件兼容集成的 lv/hv p-well bcd[b] 技术（1）制程结构，本文应用芯片结构技术[2]，可以得到芯片剖面结构。并利用计算机和它所提供的软件，可以得到芯片制程中各个工序剖面（或平面/剖面）结构。依照各个工序的先后次序互相连接起来，可以得到制程剖面（或平面/剖面）结构。该结构的示意图直观显示出 lv/hv p-well bcd[b] 技术（1）制程中芯片表面﹑内部器件以及互连的形成过程和结构的变化。
2 芯片剖面结构
应用芯片结构技术[2]，使用计算机和它所提供的软件，可以得到 lv/hv p-well bcd[b]技术（1）芯片典型剖面结构。首先由设计人员在电路中找出各种典型元器件：lv nmos，lv pmos，lv npn（纵向）， lv pnp（横向）以及 hv ldnmos。然后由制造人员对这些元器件进行剖面结构设计，选取剖面结构各层统一适当的尺寸和不同的标识，表示制程中各工艺完成后的层次，设计得到可以互相拼接得很好的各元器件结构（或在元器件结构库中选取），分别如图 1 [a]﹑[b]﹑[c]﹑[d]以及 [e] 所示（不要把它们看作连接在一起）。最后把各元器件结构依一定方式排列并拼接起来，构成芯片剖面结构，图 1a 为其示意图。以该结构为基础，消去 lv pnp，引入 poly 电阻和场区电容，改变 npn 结构，得到如图 1b 结构。如果引入不同于图 1 中的单个或多个元器件结构或对其中元器件结构进行改变，则可得到多种不同结构。选用其中与设计电路相联系的一种结构。下面仅对图 1a 结构作叙述。
3 工艺技术
电路采用 1.2 μm 设计规则，使用 lv/hv p-well bcd[b]工艺技术（1）。该电路主要元器件﹑制造技术以及主要参数如表 1 所示。它以 lv p-well bicmos[b] 制程及其所制得的元器件 [1] 为基础，引入兼容偏置栅 hv ldmos 器件工艺，最终在同一硅衬底上形成高低压器件，并使之互连，实现所设计电路。该电路或各层版图己变换为缩小的各层平面和剖面结构图形的 ic 芯片。如果所得到的工艺与电学参数都适合于所设计电路的要求， 则芯片功能和电气性能都能达到设计指标。
表 1 中参数中：高-低压栅氧化层厚度为 thv-gox/tlv-gox，dp- 区结深，薄层电阻为 xjdp-/rsdp-，ldnmos 有效沟道长度/漂移区长度为leffldn/ldldn，导通电阻为 ron，其它参数符号与通常表示相同。
为实现 lv/hv p-well bcd[b] 技术（1），引入 hv ldnmos 器件工艺，对 lv p-well bicmos[b] 工艺[1]作如下改变。
（1）n- 型外延层中 p-well 推进后，引入 11b+ 注入并推进，生成 dp- 区，源漏掺杂后形成 n+/dp- 区为双扩散源，n+ 区为漏，沟道和漏之间适合于 hv 要求的长的低浓度的 n- 型外延层为漂移区。
（2）场区氧化后，在沟道与漏之间引入场氧化层，形成适合于 hv 要求的厚度和长度。
（3）腐蚀预栅氧化层后，引入厚﹑薄栅氧化膜生长。
（4）poly 淀积并掺杂，引入刻蚀形成偏置栅结构。上述引入这些基本工艺，使 lv p-well bicmos[b] 芯片结构和制程都发生了明显的变化。工艺完成后，以制得 lv nmos 与 lv pmos [a，b]，lv npn 和 lv pnp [c，d] 以及 hv ldnmos，并用 lv/hv p-well bcd [b] 技术（1）来表示。
p-well bcd [b] 技术（1）电路电气性能/合格率与制造各种参数密切相关，确定用于芯片制造的基本参数，如表 1 所示。
（1）工艺参数：如各种掺杂浓度及其分布，xjbln+/xjip+/xjdn/xjpw/xjdp-/xjn+/xjp+ 等结深，tf-ox/thv-gox/tlv-gox 等氧化层厚度以及 ldldn 等。
（2）电学参数：ulv/uhv 等 lv/hv 阈值电压，rsbln+/rsip+/rsdn/rspw/rsdp-/rsn+/rsp+ 等薄层电阻，bulvdsn/bulvdsp，bucbo/buceo 等击穿电压，β以及 ron 等。
（3）硅衬底电阻率/外延层厚度及其电阻率等的要求，制定出各工序具体工艺条件，以保证所要求的各种参数都达到规范值，而且确保批量生产中电路具有高成品率，高性能以及高可靠性。
制作掩模时，通常设计者要与制造者一起来确定。如果应用芯片结构及其制程剖面结构技术，则不难确定出各次光刻工序及其所用掩模的名称﹑图形黑白﹑正胶﹑划片槽有无以及对准层次。
由下面制程剖面结构图 2 中可以看出光刻工序各个层次，需要进行 17 次光刻。因此，光刻对准曝光要严格对准﹑套准，并使之在确定的误差以内。与 lv p-well bicmos[b] 相比，增加了 1块掩模：hv 栅氧化膜区，dp- 区是基区, 并兼作pnp 集电区轻掺杂区和双扩散源区。
4 工艺制程
图 1 所示的 lv/hv p-well bcd[b] 技术（1）芯片结构的制程是由工艺规范确定的各个基本工序﹑相互关联以及将其按一定顺序组合构成。为实现此技术，在 lv bicmos 制程中引入上面的（1）～（4）的基本工艺，不仅增加了制造工艺，使芯片结构发生了明显的变化，而且改变了制程，从而实现了 lv/hv p-well bcd[b] 技术（1）制程。
制程需要运行多次氧化﹑光刻﹑杂质扩散﹑离子注入﹑薄膜淀积以及溅射金属等主要工序。这些工序提供了以下工艺结构。
（1）形成电路芯片中的各个元器件：lv nmos，lv pmos，lv npn（纵向），lv pnp（横向）以及 hv ldnmos 等。
（2）这些电路元器件所需要的精确控制的硅中的杂质层：bln+，n-epi， ip+， dn， p-well，dp-，pf，nf， 沟道掺杂，sn-，n+poly，n+，p+ 等。
（3）形成集成电路所需要的介质层：f-ox， lv/hv g-ox，poly-ox，teos， bpsg/lto 等。
（4）这些电路元器件连接起来形成集成电路所需要的金属层：alsicu。这些按给定的顺序进行的制造步骤构成了制程。
应用计算机，依据芯片制造工艺中的各个工序的先后次序，把各个工序互相连接起来，可以得到 lv/hv p-well bcd[b] 技术（1）制程。该制程由各工序所组成，而工序则由各工步所组成来实现。根据设计电路的电气特性要求，选择工艺规范号和工艺序号，以便得到所需要的工艺和电学参数。
为了直观地显示出制程中芯片表面﹑内部元器件以及互连的形成过程和结构的变化，藉助图 1 芯片剖面结构和制造的各个工序，利用芯片结构技术，使用计算机和它所提供的软件，可以描绘出芯片制程中各个工序剖面结构，依照各个工序的先后次序互相连接起来，可以得到 lv/hv p-well bcd[b] 技术（1）制程剖面结构，图 2 为其示意图。
（1）衬底材料 p-si，初始氧化（init-ox）（1），光刻 bln+ 埋层， 腐蚀sio2， bln+ 区氧化（bln+-ox）， 121sb+注入，如图 2-1 所示。
（2）注入退火，bln+ 区推进/氧化，腐蚀净 sio2，n- 型外延（n-epi），初始氧化（init-ox）（2），光刻隔离区（ip+），腐蚀sio2， 隔离区氧化（ip+ -ox），11b+ 注入，如图 2-2 所示。
（3）注入退火，隔离区（ip+）推进/氧化，光刻 dn 区，腐蚀 sio2， dn 区氧化（dn-ox），31p+ 注入，如图 2-3 示。
（4）注入退火，dn 区推进/氧化，光刻p-well 区，腐蚀 sio2， p-well 区氧化（pw- ox），11b+ 注入，如图 2-4。
（5）注入退火，p-well 推进/氧化，光刻 dp- 区，腐蚀 sio2， dp- 区氧化（dp- -ox），11b+ 注入，如图 2-5 所示。
（6）注入退火，dp- 区推进/氧化，腐蚀净sio2， 基底氧化（pad-ox），si3n4 淀积，光刻有源区，刻蚀 si3n4，如图 2-6示。
（7）光刻 p 场区（pf），11b+ 注入，如图 2-7 所示。
（8）光刻 n 场区（nf），31p+ 注入，如图2-8 所示。
（9）注入退火, 场区氧化（f-ox）如图 2-10 。
（10）三层（sion/si3n4/sio2）腐蚀，预栅氧化（pre-gox）， 光刻 lv p 沟道区，11b+ 注入，如图 2-10 所示。
（11）腐蚀预栅氧化，注入退火，hv 栅氧化（hv-gox），光刻 hv 栅氧化层，腐蚀 sio2，lv 栅氧化（lv-gox），如图 2-11 所示。
（12） poly 淀积，pocl3 掺杂，光刻 poly，刻蚀 poly/sio2，如图 2-12 所示。
（13）源漏氧化（s/d-ox），光刻 nldd 区，31p+ 注入（poly 注入未标出），如图 2-13 所示。
（14）注入退火，形成 sn- 区，teos 淀积/致密，刻蚀形成 teos 侧墙，源漏氧化（s/d-ox），如图 2-14 所示。
（15）光刻 n+ 区，75as+ 注入（poly 注入未标出），如图 2-15 所示。
（16）光刻 p+ 区，49bf2+ 注入（poly 注入未标出），如图 2-16 所示。
（17） lto/bpsg 淀积，流动/注入退火，形成p+﹑n+sn- 区（图中未标出 sn-），光刻接触孔，腐蚀， 刻蚀 bpsg/lto/sio2，如图 2-17 所示。
（18）溅射金属（metal），光刻金属， 刻蚀alsicu， 如图 2-19 所示。
lv/hv p-well bcd[b]技术（1）制程的主要特点汇总如下。
（1）lv bicmos[b] 中的 lv npn 基区和 lv pnp 集电区中的轻掺杂区的与 hv ldnmos 双扩散源区中的 dp- 区都是同时形成，具有相同的结深和浓度。
（2）lv pnp 的发射区/集电区和 lv npn 基区接触的 p+ 掺杂， 同时在 n- 外延层中形成源区和漏区，以制得 lv pmos。
（3）lv npn 的发射区/集电区和 lv pnp 的基区接触的 n+ 掺杂。① 同时在 p-well 中形成源区和漏区， 以制得 lv nmos。② 同时在 n- 外延层中 形成双扩散源区和漏区，且在沟道和漏区之间具有场氧化层（f-ox），以制得 hv ldnmos，而双扩散源区中的 dp- 区是在 n- 外延层中作 11b+ 注入形成的。
（4）lv bicmos[b] 中的栅氧化改变为厚栅氧化膜生长，使用增加一次掩模，并先作腐蚀，得到高压厚栅氧化膜。然后，接着氧化，以形成低压栅氧化膜。
5 结语
制程中使用了 17 次掩模，各次光刻确定了 lv/hv p-well bcd[b] 技术（1）芯片各层平面结构与横向尺寸。工艺完成后确定了以下参数。
（1）芯片各层平面结构与横向尺寸。
（2）剖面结构与纵向尺寸。
（3）硅中的杂质浓度﹑分布及其结深。
（4）电路功能和电气性能等。
芯片结构及其尺寸和硅中杂质浓度及其结深是制程的关键。它们不仅与 hv 器件下列参数相关。
（1）hv ldnmos n+/dp- 结深度﹑掺杂浓度和 n-epi 漂移区的长度﹑结深度﹑掺杂浓度。
（2）hv dmos 沟道和漏极之间形成场氧化层（f-ox）厚度及其长度。
（3）hv 栅氧化层厚度。
（4）器件承受的高压﹑低的导通电阻以及阈值电压等有关。
而且与 lv 器件下列参数相关。
（1）cmos 工艺参数（p-well 深度及其薄层电阻，各介质层和栅氧化层厚度，有效沟道长度，源漏结深度及其薄层电阻等）及其电学参数（阈值电压，源漏击穿电压，以及跨导等）。
（2）双极型工艺参数（埋层/隔离/发射区的结深度及其薄层电阻，基区宽度及其薄层电阻，外延层电阻率及其厚度等）及其电学参数（ft﹑β﹑buceo﹑以及 bucbo 等）有关。这些参数如表1所示。cmos 与双极型的这些参数之间必须进行折衷并优化，以达到互相匹配。
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lv/hv p-well bcd技术能够实现低压 5 v 与高压 100～700 v（或更高）兼容的 bcd 工艺。为了便于高低压 mos 器件兼容集成，采用源区为硼磷双扩散形成沟道的具有漂移区的偏置栅结构的 hv ldmos 器件。改变漂移区的长度，宽度，结深度以及掺杂浓度等可以得到不同的高电压。采用 mos 集成电路芯片结构设计﹑工艺与制造技术，依该技术得到了芯片制程结构。
1 制造技术的整合
lv/hv p-well bcd[b] 制造工艺能够实现低压 5v 与高压 100～700 v 范围（或更高）兼容的工艺技术，即以 lv p-well bicmos[b] 芯片与制程结构[1]为基础，引入源区作异型双扩散，在沟道和漏极之间具有场氧化层（f-ox），形成适合于 hv 要求的漏漂移区的器件工艺，以制得 hv ldmos 的兼容技术，实现同一硅衬底上形成 lv cmos﹑lv 双极型以及 hv ldmos 等器件，并使之互连，以实现 lv/hv 兼容 bcd 技术。改变漂移区的长度，宽度，结深度，掺杂浓度等可以得到不同的高压。实际上，把 hv ldmos 器件引入 lv bicmos[b] 集成电路中，使之整合于一体。因此，制造工艺复杂，兼容了双极，cmos，dmos 的工艺技术。
hv ldmos 与偏置栅 mos 结构相同点都是偏置栅，长的漂移区，而不同点 ldmos 源区作异型双扩散，具有短的沟道，驱动能力大。
lv/hv 兼容 bcd 工艺有许多种，可以分成两类：一类 lv/hv p-well bcd[c] 工艺技术[2]；另一类以 lv bicmos[b] 工艺为基础，引入 hv ldmos 工艺，以制得 hv ldmos 的兼容技术，并以 lv/hv p-well bcd[b] 来表示。这种技术可分成两种不同结构：hv ldmos 和 hv vdmos。现先叙述前一种结构。在 lv/hv p-well bcd[b] 技术（1）芯片结构与制程中，采用 hv ldmos 结构。
为了描绘出双极型与 cmos/ldmos 器件兼容集成的 lv/hv p-well bcd[b] 技术（1）制程结构，本文应用芯片结构技术[2]，可以得到芯片剖面结构。并利用计算机和它所提供的软件，可以得到芯片制程中各个工序剖面（或平面/剖面）结构。依照各个工序的先后次序互相连接起来，可以得到制程剖面（或平面/剖面）结构。该结构的示意图直观显示出 lv/hv p-well bcd[b] 技术（1）制程中芯片表面﹑内部器件以及互连的形成过程和结构的变化。
2 芯片剖面结构
应用芯片结构技术[2]，使用计算机和它所提供的软件，可以得到 lv/hv p-well bcd[b]技术（1）芯片典型剖面结构。首先由设计人员在电路中找出各种典型元器件：lv nmos，lv pmos，lv npn（纵向）， lv pnp（横向）以及 hv ldnmos。然后由制造人员对这些元器件进行剖面结构设计，选取剖面结构各层统一适当的尺寸和不同的标识，表示制程中各工艺完成后的层次，设计得到可以互相拼接得很好的各元器件结构（或在元器件结构库中选取），分别如图 1 [a]﹑[b]﹑[c]﹑[d]以及 [e] 所示（不要把它们看作连接在一起）。最后把各元器件结构依一定方式排列并拼接起来，构成芯片剖面结构，图 1a 为其示意图。以该结构为基础，消去 lv pnp，引入 poly 电阻和场区电容，改变 npn 结构，得到如图 1b 结构。如果引入不同于图 1 中的单个或多个元器件结构或对其中元器件结构进行改变，则可得到多种不同结构。选用其中与设计电路相联系的一种结构。下面仅对图 1a 结构作叙述。
3 工艺技术
电路采用 1.2 μm 设计规则，使用 lv/hv p-well bcd[b]工艺技术（1）。该电路主要元器件﹑制造技术以及主要参数如表 1 所示。它以 lv p-well bicmos[b] 制程及其所制得的元器件 [1] 为基础，引入兼容偏置栅 hv ldmos 器件工艺，最终在同一硅衬底上形成高低压器件，并使之互连，实现所设计电路。该电路或各层版图己变换为缩小的各层平面和剖面结构图形的 ic 芯片。如果所得到的工艺与电学参数都适合于所设计电路的要求， 则芯片功能和电气性能都能达到设计指标。
表 1 中参数中：高-低压栅氧化层厚度为 thv-gox/tlv-gox，dp- 区结深，薄层电阻为 xjdp-/rsdp-，ldnmos 有效沟道长度/漂移区长度为leffldn/ldldn，导通电阻为 ron，其它参数符号与通常表示相同。
为实现 lv/hv p-well bcd[b] 技术（1），引入 hv ldnmos 器件工艺，对 lv p-well bicmos[b] 工艺[1]作如下改变。
（1）n- 型外延层中 p-well 推进后，引入 11b+ 注入并推进，生成 dp- 区，源漏掺杂后形成 n+/dp- 区为双扩散源，n+ 区为漏，沟道和漏之间适合于 hv 要求的长的低浓度的 n- 型外延层为漂移区。
（2）场区氧化后，在沟道与漏之间引入场氧化层，形成适合于 hv 要求的厚度和长度。
（3）腐蚀预栅氧化层后，引入厚﹑薄栅氧化膜生长。
（4）poly 淀积并掺杂，引入刻蚀形成偏置栅结构。上述引入这些基本工艺，使 lv p-well bicmos[b] 芯片结构和制程都发生了明显的变化。工艺完成后，以制得 lv nmos 与 lv pmos [a，b]，lv npn 和 lv pnp [c，d] 以及 hv ldnmos，并用 lv/hv p-well bcd [b] 技术（1）来表示。
p-well bcd [b] 技术（1）电路电气性能/合格率与制造各种参数密切相关，确定用于芯片制造的基本参数，如表 1 所示。
（1）工艺参数：如各种掺杂浓度及其分布，xjbln+/xjip+/xjdn/xjpw/xjdp-/xjn+/xjp+ 等结深，tf-ox/thv-gox/tlv-gox 等氧化层厚度以及 ldldn 等。
（2）电学参数：ulv/uhv 等 lv/hv 阈值电压，rsbln+/rsip+/rsdn/rspw/rsdp-/rsn+/rsp+ 等薄层电阻，bulvdsn/bulvdsp，bucbo/buceo 等击穿电压，β以及 ron 等。
（3）硅衬底电阻率/外延层厚度及其电阻率等的要求，制定出各工序具体工艺条件，以保证所要求的各种参数都达到规范值，而且确保批量生产中电路具有高成品率，高性能以及高可靠性。
制作掩模时，通常设计者要与制造者一起来确定。如果应用芯片结构及其制程剖面结构技术，则不难确定出各次光刻工序及其所用掩模的名称﹑图形黑白﹑正胶﹑划片槽有无以及对准层次。
由下面制程剖面结构图 2 中可以看出光刻工序各个层次，需要进行 17 次光刻。因此，光刻对准曝光要严格对准﹑套准，并使之在确定的误差以内。与 lv p-well bicmos[b] 相比，增加了 1块掩模：hv 栅氧化膜区，dp- 区是基区, 并兼作pnp 集电区轻掺杂区和双扩散源区。
4 工艺制程
图 1 所示的 lv/hv p-well bcd[b] 技术（1）芯片结构的制程是由工艺规范确定的各个基本工序﹑相互关联以及将其按一定顺序组合构成。为实现此技术，在 lv bicmos 制程中引入上面的（1）～（4）的基本工艺，不仅增加了制造工艺，使芯片结构发生了明显的变化，而且改变了制程，从而实现了 lv/hv p-well bcd[b] 技术（1）制程。
制程需要运行多次氧化﹑光刻﹑杂质扩散﹑离子注入﹑薄膜淀积以及溅射金属等主要工序。这些工序提供了以下工艺结构。
（1）形成电路芯片中的各个元器件：lv nmos，lv pmos，lv npn（纵向），lv pnp（横向）以及 hv ldnmos 等。
（2）这些电路元器件所需要的精确控制的硅中的杂质层：bln+，n-epi， ip+， dn， p-well，dp-，pf，nf， 沟道掺杂，sn-，n+poly，n+，p+ 等。
（3）形成集成电路所需要的介质层：f-ox， lv/hv g-ox，poly-ox，teos， bpsg/lto 等。
（4）这些电路元器件连接起来形成集成电路所需要的金属层：alsicu。这些按给定的顺序进行的制造步骤构成了制程。
应用计算机，依据芯片制造工艺中的各个工序的先后次序，把各个工序互相连接起来，可以得到 lv/hv p-well bcd[b] 技术（1）制程。该制程由各工序所组成，而工序则由各工步所组成来实现。根据设计电路的电气特性要求，选择工艺规范号和工艺序号，以便得到所需要的工艺和电学参数。
为了直观地显示出制程中芯片表面﹑内部元器件以及互连的形成过程和结构的变化，藉助图 1 芯片剖面结构和制造的各个工序，利用芯片结构技术，使用计算机和它所提供的软件，可以描绘出芯片制程中各个工序剖面结构，依照各个工序的先后次序互相连接起来，可以得到 lv/hv p-well bcd[b] 技术（1）制程剖面结构，图 2 为其示意图。
（1）衬底材料 p-si，初始氧化（init-ox）（1），光刻 bln+ 埋层， 腐蚀sio2， bln+ 区氧化（bln+-ox）， 121sb+注入，如图 2-1 所示。
（2）注入退火，bln+ 区推进/氧化，腐蚀净 sio2，n- 型外延（n-epi），初始氧化（init-ox）（2），光刻隔离区（ip+），腐蚀sio2， 隔离区氧化（ip+ -ox），11b+ 注入，如图 2-2 所示。
（3）注入退火，隔离区（ip+）推进/氧化，光刻 dn 区，腐蚀 sio2， dn 区氧化（dn-ox），31p+ 注入，如图 2-3 示。
（4）注入退火，dn 区推进/氧化，光刻p-well 区，腐蚀 sio2， p-well 区氧化（pw- ox），11b+ 注入，如图 2-4。
（5）注入退火，p-well 推进/氧化，光刻 dp- 区，腐蚀 sio2， dp- 区氧化（dp- -ox），11b+ 注入，如图 2-5 所示。
（6）注入退火，dp- 区推进/氧化，腐蚀净sio2， 基底氧化（pad-ox），si3n4 淀积，光刻有源区，刻蚀 si3n4，如图 2-6示。
（7）光刻 p 场区（pf），11b+ 注入，如图 2-7 所示。
（8）光刻 n 场区（nf），31p+ 注入，如图2-8 所示。
（9）注入退火, 场区氧化（f-ox）如图 2-10 。
（10）三层（sion/si3n4/sio2）腐蚀，预栅氧化（pre-gox）， 光刻 lv p 沟道区，11b+ 注入，如图 2-10 所示。
（11）腐蚀预栅氧化，注入退火，hv 栅氧化（hv-gox），光刻 hv 栅氧化层，腐蚀 sio2，lv 栅氧化（lv-gox），如图 2-11 所示。
（12） poly 淀积，pocl3 掺杂，光刻 poly，刻蚀 poly/sio2，如图 2-12 所示。
（13）源漏氧化（s/d-ox），光刻 nldd 区，31p+ 注入（poly 注入未标出），如图 2-13 所示。
（14）注入退火，形成 sn- 区，teos 淀积/致密，刻蚀形成 teos 侧墙，源漏氧化（s/d-ox），如图 2-14 所示。
（15）光刻 n+ 区，75as+ 注入（poly 注入未标出），如图 2-15 所示。
（16）光刻 p+ 区，49bf2+ 注入（poly 注入未标出），如图 2-16 所示。
（17） lto/bpsg 淀积，流动/注入退火，形成p+﹑n+sn- 区（图中未标出 sn-），光刻接触孔，腐蚀， 刻蚀 bpsg/lto/sio2，如图 2-17 所示。
（18）溅射金属（metal），光刻金属， 刻蚀alsicu， 如图 2-19 所示。
lv/hv p-well bcd[b]技术（1）制程的主要特点汇总如下。
（1）lv bicmos[b] 中的 lv npn 基区和 lv pnp 集电区中的轻掺杂区的与 hv ldnmos 双扩散源区中的 dp- 区都是同时形成，具有相同的结深和浓度。
（2）lv pnp 的发射区/集电区和 lv npn 基区接触的 p+ 掺杂， 同时在 n- 外延层中形成源区和漏区，以制得 lv pmos。
（3）lv npn 的发射区/集电区和 lv pnp 的基区接触的 n+ 掺杂。① 同时在 p-well 中形成源区和漏区， 以制得 lv nmos。② 同时在 n- 外延层中 形成双扩散源区和漏区，且在沟道和漏区之间具有场氧化层（f-ox），以制得 hv ldnmos，而双扩散源区中的 dp- 区是在 n- 外延层中作 11b+ 注入形成的。
（4）lv bicmos[b] 中的栅氧化改变为厚栅氧化膜生长，使用增加一次掩模，并先作腐蚀，得到高压厚栅氧化膜。然后，接着氧化，以形成低压栅氧化膜。
5 结语
制程中使用了 17 次掩模，各次光刻确定了 lv/hv p-well bcd[b] 技术（1）芯片各层平面结构与横向尺寸。工艺完成后确定了以下参数。
（1）芯片各层平面结构与横向尺寸。
（2）剖面结构与纵向尺寸。
（3）硅中的杂质浓度﹑分布及其结深。
（4）电路功能和电气性能等。
芯片结构及其尺寸和硅中杂质浓度及其结深是制程的关键。它们不仅与 hv 器件下列参数相关。
（1）hv ldnmos n+/dp- 结深度﹑掺杂浓度和 n-epi 漂移区的长度﹑结深度﹑掺杂浓度。
（2）hv dmos 沟道和漏极之间形成场氧化层（f-ox）厚度及其长度。
（3）hv 栅氧化层厚度。
（4）器件承受的高压﹑低的导通电阻以及阈值电压等有关。
而且与 lv 器件下列参数相关。
（1）cmos 工艺参数（p-well 深度及其薄层电阻，各介质层和栅氧化层厚度，有效沟道长度，源漏结深度及其薄层电阻等）及其电学参数（阈值电压，源漏击穿电压，以及跨导等）。
（2）双极型工艺参数（埋层/隔离/发射区的结深度及其薄层电阻，基区宽度及其薄层电阻，外延层电阻率及其厚度等）及其电学参数（ft﹑β﹑buceo﹑以及 bucbo 等）有关。这些参数如表1所示。cmos 与双极型的这些参数之间必须进行折衷并优化，以达到互相匹配。
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