常见单端逻辑电平（TTL、CMOS、SSTL、HSTL、POD12）
本篇主要介绍常用的单端逻辑电平，包括ttl、cmos、sstl、hstl、pod12等。
1、ttl电平
下面以一个三输入的ttl与非门介绍ttl电平的原理。
三输入ttl与非门
当输入全1时，ui=3.6v，vt1处于倒置工作状态（集电结正偏，发射结反偏），ub1=0.7v×3=2.1v（后级电路决定的），vt2和vt4饱和，输出为低电平uo=0.3v。
当输入有0时，ui=0.3v，vt1发射结导通，ub1=0.3v+0.7v=1v，vt2和vt4均截止，vt3和vd导通。输出高电平uo=vcc-ube3-ud≈5v-0.7v-0.7v=3.6v。
ttl电平一般过冲都会比较严重，可以在始端串22欧或33欧电阻（因为ttl电路的输出阻抗大约为17ω左右，从阻抗匹配的角度解释）；ttl电平输入脚悬空时内部认为是高电平。
常见的ttl电平有5v ttl，3.3v lvttl，2.5v lvttl，1.8v lvttl等。
2、cmos电平
cmos反相器结构图 常见的cmos电平有5v cmos，3.3v lvcmos，2.5v lvcmos，1.8v lvcmos，1.5v lvcmos，1.2v lvcmos，0.8v lvcmos等。
cmos电路输出高电平是通过导通pmos实现的，输出低电平是通过导通nmos实现的，pmos的载流子为空穴，nmos的载流子为电子，空穴的电导率低于电子，所以pmos的导通电阻比nmos的导通电阻大（且相同额定值的pmos比nmos贵！！！），也就是输出高电平时其rc（c为传输线等效电容，寄生电容等）时间常数大，上升沿更缓，cmos电路的上升时间比下降时间长。
cmos器件是电压控制器件，而未被连接的输入端有靠近cmos门槛电压输入的趋势，使得芯片内部的三极管作不必要的开关动作，这既增加了噪声干扰，又耗费了系统功率。mos管输入阻抗很大（栅极源极之间有一层氧化层），输入阻抗大，对微弱信号的捕捉能力就很强（简单地把干扰源等效为一个理想电压源和一个内阻的串联，根据分压原理可知输入电阻越大输入的分压越大），所以悬空时很容易受周围信号的干扰。一般，使用上拉电阻或下拉电阻，把未被连接的输入引脚与电源或接地点连接，使它们有一个确定的电压值。cmos输入引脚的最大输入电流非常小，只有1μa左右（最多几μa），因此选用1mω作为上拉电阻或下拉电阻就可以。
在许多嵌入式系统中，输入引脚的有效电压一般是5v以上或为负值（对地），在这种情况下，使用几个电阻就可以防止输入引脚过压。cmos集成块内部的两个二极管可以把电压钳位在cmos器件输入电压值，这两个二极管是高速cmos器件（74hc系列）静电保护措施的一部分。
ttl集成电路内部都是用双极型三极管构成的，这种电路的输入电阻一般都不高（7400和74ls00这些门电路的输入电流一般都在几百μa以上，74ls系列的稍小一些），对外界各种杂波不是很敏感，故不用的输入端悬空即可（悬空相当于高电平！），亦可以直接接高电平或地（视具体情况而定）。
3、gtl(gunning transceiver logic)电平
gtl输入电路是一个电压比较器，输入电压同一个外部连接的参考电压进行比较，输入门限设计为精确的窗口电压，可以提高最大的抗噪性能。输出电路是一个漏极开路n通道器件，当电路关闭时输出电压被上拉到末端匹配电压vtt，当输出电路打开时，器件可以吸收40ma的电流，可以产生最大的输出电压0.4v。输出电阻为25欧姆，输入输出被设计为与vcc的电压独立，器件可以工作在5v、3.3v，甚至是2.5v的vcc电压。
gtl和gtl+信号的参考电平vref为信号上拉电平的2/3，这是同gtl电平的特点相关的，gtl信号的低电平一般为上拉电平的1/3左右，当gtl信号的参考电平设置为上拉电平的2/3时信号的高低电平有最大的抗噪冗余量，可以得到最佳的传输效果。现在很多厂家提供的gtl芯片的vref都是可以通过外部进行调整，提供最佳的信号传输要求。同时因为gtl的输入阈值电平都很小，可以提供大的噪声容限，而小的输出电平提供的信号变化也很小。这些对信号的完整性有利。gtl＋的信号的电平更高，有更大的驱动能力，一般对于重负载情况下使用gtl＋的效果会更好一些。
4、sstl电平
sstl即stub series termination logic，分为sstl_3（3.3v）、sstl_2（2.5v）、sstl_18（1.8v）、sstl_15（1.5v）（对应的vref=vtt分别为1.5v、1.25v、0.9v、0.75v），对应不同的供电电压，sstl是传输线终端匹配的，因此sstl具有输出阻抗和匹配方法的要求，这使其在高速信号传输时降低了emi，改善了建立时间。sstl的输入是一个差分比较电路，一端为输入，另一端为参考电压vref。ddr使用的就是sstl电平标准。
sstl与lvttl驱动器没有太多的不同，但是输入缓冲却非常不同。sstl输入是差分对，因此输入级提供较好的电压增益以及较稳定的阈值电压，这使得对小的输入电压摆幅具有比较高的可靠性。
sstl-2输出及匹配电路 stl对于不同类型的驱动器有不同的参数。sstl_3和sstl_2定义了2类驱动器，以区别不同的终端匹配方案。sstl_18没有明确的类型定义，但是，取决于终端环境，驱动器必须能够在输入缓冲处产生相应的电压摆幅。
ac参数指的是一个阈值电压，当信号跨越这个阈值电压时，接收器状态一定会发生改变。只要输入保持在定义的dc阈值之上，接收器将维持逻辑状态不变。这有利于系统设计者对整个系统性能进行优化。
5、hstl电平
hstl即high speed transceiver logic，其最主要用于高速存储器读写，传统的慢速存储器阻碍了高速处理器的运算操作。在中频区域（100~180mhz），可供选择的单端信号io结构有：hstl、gtl/gtl+、sstl、lvttl；在180mhz以上，hstl是唯一可用的单端io接口。qdr使用的就是hstl电平标准
jedec定义了四种驱动模式：class i~iv，其区别仅在于输出电流的不同：
• class i：ioh≥8ma，iol≥-8ma；并行终端负载
• class ii：ioh≥16ma，iol≥-16ma；串行终端负载
• class iii：ioh≥8ma，iol≥-24ma；并行终端负载
• class iv：ioh≥8ma，iol≥-48ma；并行终端负载
6、pod12电平
pod和sstl的最大区别在于接收端的终端电压（pod为vddq，sstl为vddq/2）。pod可以降低寄生引脚电容和i/o终端功耗，并且即使在vdd电压降低的情况下也能稳定工作。
当驱动端的上拉电路导通，电路处于高电平时，回路上没有电流流过，这样的设计较少了功耗。
除了上述一些常见的单端电平之外，还有btl、etl、hsul等等。详细可参见相关标准。
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1、ttl电平
下面以一个三输入的ttl与非门介绍ttl电平的原理。
三输入ttl与非门
当输入全1时，ui=3.6v，vt1处于倒置工作状态（集电结正偏，发射结反偏），ub1=0.7v×3=2.1v（后级电路决定的），vt2和vt4饱和，输出为低电平uo=0.3v。
当输入有0时，ui=0.3v，vt1发射结导通，ub1=0.3v+0.7v=1v，vt2和vt4均截止，vt3和vd导通。输出高电平uo=vcc-ube3-ud≈5v-0.7v-0.7v=3.6v。
ttl电平一般过冲都会比较严重，可以在始端串22欧或33欧电阻（因为ttl电路的输出阻抗大约为17ω左右，从阻抗匹配的角度解释）；ttl电平输入脚悬空时内部认为是高电平。
常见的ttl电平有5v ttl，3.3v lvttl，2.5v lvttl，1.8v lvttl等。
2、cmos电平
cmos反相器结构图 常见的cmos电平有5v cmos，3.3v lvcmos，2.5v lvcmos，1.8v lvcmos，1.5v lvcmos，1.2v lvcmos，0.8v lvcmos等。
cmos电路输出高电平是通过导通pmos实现的，输出低电平是通过导通nmos实现的，pmos的载流子为空穴，nmos的载流子为电子，空穴的电导率低于电子，所以pmos的导通电阻比nmos的导通电阻大（且相同额定值的pmos比nmos贵！！！），也就是输出高电平时其rc（c为传输线等效电容，寄生电容等）时间常数大，上升沿更缓，cmos电路的上升时间比下降时间长。
cmos器件是电压控制器件，而未被连接的输入端有靠近cmos门槛电压输入的趋势，使得芯片内部的三极管作不必要的开关动作，这既增加了噪声干扰，又耗费了系统功率。mos管输入阻抗很大（栅极源极之间有一层氧化层），输入阻抗大，对微弱信号的捕捉能力就很强（简单地把干扰源等效为一个理想电压源和一个内阻的串联，根据分压原理可知输入电阻越大输入的分压越大），所以悬空时很容易受周围信号的干扰。一般，使用上拉电阻或下拉电阻，把未被连接的输入引脚与电源或接地点连接，使它们有一个确定的电压值。cmos输入引脚的最大输入电流非常小，只有1μa左右（最多几μa），因此选用1mω作为上拉电阻或下拉电阻就可以。
在许多嵌入式系统中，输入引脚的有效电压一般是5v以上或为负值（对地），在这种情况下，使用几个电阻就可以防止输入引脚过压。cmos集成块内部的两个二极管可以把电压钳位在cmos器件输入电压值，这两个二极管是高速cmos器件（74hc系列）静电保护措施的一部分。
ttl集成电路内部都是用双极型三极管构成的，这种电路的输入电阻一般都不高（7400和74ls00这些门电路的输入电流一般都在几百μa以上，74ls系列的稍小一些），对外界各种杂波不是很敏感，故不用的输入端悬空即可（悬空相当于高电平！），亦可以直接接高电平或地（视具体情况而定）。
3、gtl(gunning transceiver logic)电平
gtl输入电路是一个电压比较器，输入电压同一个外部连接的参考电压进行比较，输入门限设计为精确的窗口电压，可以提高最大的抗噪性能。输出电路是一个漏极开路n通道器件，当电路关闭时输出电压被上拉到末端匹配电压vtt，当输出电路打开时，器件可以吸收40ma的电流，可以产生最大的输出电压0.4v。输出电阻为25欧姆，输入输出被设计为与vcc的电压独立，器件可以工作在5v、3.3v，甚至是2.5v的vcc电压。
gtl和gtl+信号的参考电平vref为信号上拉电平的2/3，这是同gtl电平的特点相关的，gtl信号的低电平一般为上拉电平的1/3左右，当gtl信号的参考电平设置为上拉电平的2/3时信号的高低电平有最大的抗噪冗余量，可以得到最佳的传输效果。现在很多厂家提供的gtl芯片的vref都是可以通过外部进行调整，提供最佳的信号传输要求。同时因为gtl的输入阈值电平都很小，可以提供大的噪声容限，而小的输出电平提供的信号变化也很小。这些对信号的完整性有利。gtl＋的信号的电平更高，有更大的驱动能力，一般对于重负载情况下使用gtl＋的效果会更好一些。
4、sstl电平
sstl即stub series termination logic，分为sstl_3（3.3v）、sstl_2（2.5v）、sstl_18（1.8v）、sstl_15（1.5v）（对应的vref=vtt分别为1.5v、1.25v、0.9v、0.75v），对应不同的供电电压，sstl是传输线终端匹配的，因此sstl具有输出阻抗和匹配方法的要求，这使其在高速信号传输时降低了emi，改善了建立时间。sstl的输入是一个差分比较电路，一端为输入，另一端为参考电压vref。ddr使用的就是sstl电平标准。
sstl与lvttl驱动器没有太多的不同，但是输入缓冲却非常不同。sstl输入是差分对，因此输入级提供较好的电压增益以及较稳定的阈值电压，这使得对小的输入电压摆幅具有比较高的可靠性。
sstl-2输出及匹配电路 stl对于不同类型的驱动器有不同的参数。sstl_3和sstl_2定义了2类驱动器，以区别不同的终端匹配方案。sstl_18没有明确的类型定义，但是，取决于终端环境，驱动器必须能够在输入缓冲处产生相应的电压摆幅。
ac参数指的是一个阈值电压，当信号跨越这个阈值电压时，接收器状态一定会发生改变。只要输入保持在定义的dc阈值之上，接收器将维持逻辑状态不变。这有利于系统设计者对整个系统性能进行优化。
5、hstl电平
hstl即high speed transceiver logic，其最主要用于高速存储器读写，传统的慢速存储器阻碍了高速处理器的运算操作。在中频区域（100~180mhz），可供选择的单端信号io结构有：hstl、gtl/gtl+、sstl、lvttl；在180mhz以上，hstl是唯一可用的单端io接口。qdr使用的就是hstl电平标准
jedec定义了四种驱动模式：class i~iv，其区别仅在于输出电流的不同：
• class i：ioh≥8ma，iol≥-8ma；并行终端负载
• class ii：ioh≥16ma，iol≥-16ma；串行终端负载
• class iii：ioh≥8ma，iol≥-24ma；并行终端负载
• class iv：ioh≥8ma，iol≥-48ma；并行终端负载
6、pod12电平
pod和sstl的最大区别在于接收端的终端电压（pod为vddq，sstl为vddq/2）。pod可以降低寄生引脚电容和i/o终端功耗，并且即使在vdd电压降低的情况下也能稳定工作。
当驱动端的上拉电路导通，电路处于高电平时，回路上没有电流流过，这样的设计较少了功耗。
除了上述一些常见的单端电平之外，还有btl、etl、hsul等等。详细可参见相关标准。
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