四4分频电路
下图是用于n=二-四分频比的电路，常用双d-ff或双jk-ff器件来构成，分频比n>4的电路，则常采用计数器（如可预置计数器）来实现更为方便，一般无需再用单个ff来组合。
下图的分频电路输出占空比均为50%，可用d-ff，也可用jk-ff来组成，用jk-ff构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而ff中的引脚r、s(p)等引脚如果不使用，则必须按其功能要求连接到非有效电平的电源或地线上。
图2是3分频电路，用jk-ff实现3分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用d-ff实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态返回到初始全零状态，就是用nor门电路把q2，q1=“11b”的状态译码产生“h”电平复位脉冲，强迫ff1和ff2同时瞬间（在下一时钟输入fi的脉冲到来之前）复零，于是q2，q1=“11b”状态仅瞬间作为“毛刺”存在而不影响分频的周期，这种“毛刺”仅在q1中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用q2作为输出。d-ff的3分频，还可以用and门对q2，q1译码来实现返回复零。
图3是可逆、可预置计数器cd4029构成的任意n分频减法计数电路，u/d接“l”电平进行减法计数，b/d接“l”电平按bcd输出码进行计数，低位的co进位到高位的ct输入进行进位计数，按bcd计数连接可实现0-299分频，按二进制连接（b/d）端连到vdd上）可实现0-8192分频，分频比n值是由并行预置输入端p3-p0所加的数字电平来决定的，可在上述范围内任意设置。
这里提供：cd4029中文资料pdf
该电路每当各级cd4029均计数到全零状态时，各级的co=“l”电平，通过3输入nor门译码就在pe端出现正脉冲（tw宽），将各级预置设定数字（图示123）并行置入内部，再开始新的计数循环，pe端出现的瞬变脉冲就是分频后的输出信号，其周期是计数时钟clk（即fin）周期的n倍，脉宽tw是由计数器延迟时间和nor门延时之和来决定的，用cd4029和cd4025（三nor）情况大约tw=0.9us（vdd=5v时），如果需要更宽的脉冲分频输出，可以使用单稳延时电路如cd4528/4538来作定时展宽。还有cd4029.pdf 的英文datasheet资料。
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