HBM PHY的作用 以及验证方面的一些难点介绍
由于制造技术的进步，存储系统在过去几年中发展了很多。高带宽存储器（hbm）是最新类型的存储器芯片的一个例子，它可以支持低功耗，超宽通信通道和堆叠配置。 hbm子系统涉及不同类型的存储器控制器（全速，半速），hbm phy和hbm dram。 hbm子系统适用于涉及高性能图形和计算，高端网络和通信设备以及需要大量内存的处理器的应用。由于其关键的最终应用程序角色，验证hbm子系统中涉及的所有设计组件至关重要。在这里，我们将讨论hbm phy的作用，以及主要的验证方面/挑战。
简介
hbm phy是整个hbm系统解决方案的关键要素。 hbm phy通常通过dfi接口从存储器控制器接收hbm dram row-col命令，数据，奇偶校验等，并将它们与hbm dram接口一起传递给hbm存储器。它处理两种不同的接口，支持dfi接口的多种频率比。理想情况下，hbm phy需要支持所有hbm存储器功能，如频率比，数据速率，存储器大小，伪通道模式，传统模式，dbi，dm等.hbm phy可以在子系统级别和块级别进行验证，具有不同的，供应商特定的内存控制器和hbm内存。
验证策略
图1验证策略流程
要验证hbm phy设计，我们需要以下组件：hbm内存控制器或dfi驱动程序uvc（通用）验证组件）用于驱动dfi接口：
dfi接口信号可能是特定于实现的，但它们应遵循所谓的dfi3.1协议。供应商特定的内存控制器可以是单端口或双端口。 dfi接口涉及控制接口，写数据接口，读数据接口，更新接口，状态接口和培训接口的阶段0和阶段1信号。当选择频率比1时，控制器将仅以与hbm dram存储器时钟频率相同的频率驱动0相信号（* p0）。支持频率比为2的控制器将在两个阶段上驱动：phase0（* p0）和phase1（* p1），占dram内存时钟频率的一半。
amba apb总线可用于配置和初始化用于hbm dram的存储器控制器，如dm，dbi，延迟等。存储器地址和数据可以使用amba axi总线或任何供应商专用接口提供。一旦通过apb接口初始化和配置存储器控制器，存储器控制器将获得读写地址并通过axi总线或其他供应商特定接口写入数据。 apb/axi/供应商特定的uvc将用作存储器控制器的配置和数据驱动程序。
完全随机化，时序控制，无缝事务，row-col命令控制＆amp;但是，内存控制器不支持很少的模式操作。因此，功能验证可能存在覆盖漏洞。为了实现完全随机化，时序控制，基于命令控制系统verilog -uvm的dfi uvc用于驱动dfi信号。
用于接收dram写入读取的hbm内存
供应商特定的hbm内存可用于连接hbm phy hbm jedec接口。该hbm存储器将从hbm phy接收hbm命令，数据，数据掩码，奇偶校验等。通常，所有内存模型都提供内置协议断言。每个hbm设备都具有特定于供应商的功能，功能和时序。 hbm内存模型将在vcs/ius/questa工具中加密;因此，验证环境应与所有工具兼容。应根据hbm内存的所有支持功能验证hbm phy。
dfi monitor，hbm monitor
dfi监视器将捕获row-col地址;从dfi接口写入数据，读取数据，数据掩码，数据总线反转等信息。在写入操作期间，它将基于dbi和dm值存储写入数据，并且在读取操作期间，它将读取的数据与先前存储的写入数据进行比较。类似地，hbm监视器将仅捕获驻留在hbm dram接口中的row-col地址，写入数据，读取数据，数据掩码，数据总线反转等信息。由于dfi监视器正在执行相同操作，因此无需在hbm监视器中进行内存写入读取比较。 dfi监视器应支持频率比为1和2。两个监视器都是用uvm方法开发的，并为其他验证组件提供hbm数据包。
dfi接口和dram接口之间的记分板
记分板将获得hbm来自dfi监视器和hbm监视器的数据包。在写入传输的情况下，将来自dfi监视器的hbm数据包与来自hbm监视器的hbm数据包进行比较。 hbm监测的hbm数据包与dfi监测的hbm数据包进行比较。
验证挑战
主要是行为内存模型已加密，因此调试仍然是一项挑战。但是内存断言会记录任何hbm dram时序违规。 dfi，hbm监视器和记分板将帮助调试问题。
频率比1：2在dfi驱动程序和dfi监视器中实现。 dfi接口需要以hbm时钟频率的一半频率驱动2个不同相位（p0和p1）的信号。
存储器控制器和其他存储器设备的功能限制将无法完全验证hbm phy。 dfi uvc可以克服内存控制器的局限性，这意味着不同的内存模型可以集成到测试平台中以覆盖全部功能。
验证环境应该是工具（vcs，ius，questa） - 独立作为内存模型可以在任何工具中加密 - ius，vcs，questa。基于system verilog-uvm的验证环境将提供独立于工具的平台。
处理全速和半速模式的无缝写入/读取，在dfi驱动程序，dfi监视器，hbm监视器中需要系统架构。
使用apb接口初始化和配置所有内存控制器需要测试芯片级验证，这需要大约10分钟的模拟时间。因此，调试时间会增加。
常见问题
时间违规和写入读取内存模型的延迟限制将产生错误的读取数据，主要是“x”。
门级仿真将为设计中的未初始化的触发器产生“x”。工具＆amp;使用开关设计特定的初始化以初始化具有某些已知值的所有触发器将有助于克服此问题
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验证策略
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要验证hbm phy设计，我们需要以下组件：hbm内存控制器或dfi驱动程序uvc（通用）验证组件）用于驱动dfi接口：
dfi接口信号可能是特定于实现的，但它们应遵循所谓的dfi3.1协议。供应商特定的内存控制器可以是单端口或双端口。 dfi接口涉及控制接口，写数据接口，读数据接口，更新接口，状态接口和培训接口的阶段0和阶段1信号。当选择频率比1时，控制器将仅以与hbm dram存储器时钟频率相同的频率驱动0相信号（* p0）。支持频率比为2的控制器将在两个阶段上驱动：phase0（* p0）和phase1（* p1），占dram内存时钟频率的一半。
amba apb总线可用于配置和初始化用于hbm dram的存储器控制器，如dm，dbi，延迟等。存储器地址和数据可以使用amba axi总线或任何供应商专用接口提供。一旦通过apb接口初始化和配置存储器控制器，存储器控制器将获得读写地址并通过axi总线或其他供应商特定接口写入数据。 apb/axi/供应商特定的uvc将用作存储器控制器的配置和数据驱动程序。
完全随机化，时序控制，无缝事务，row-col命令控制＆amp;但是，内存控制器不支持很少的模式操作。因此，功能验证可能存在覆盖漏洞。为了实现完全随机化，时序控制，基于命令控制系统verilog -uvm的dfi uvc用于驱动dfi信号。
用于接收dram写入读取的hbm内存
供应商特定的hbm内存可用于连接hbm phy hbm jedec接口。该hbm存储器将从hbm phy接收hbm命令，数据，数据掩码，奇偶校验等。通常，所有内存模型都提供内置协议断言。每个hbm设备都具有特定于供应商的功能，功能和时序。 hbm内存模型将在vcs/ius/questa工具中加密;因此，验证环境应与所有工具兼容。应根据hbm内存的所有支持功能验证hbm phy。
dfi monitor，hbm monitor
dfi监视器将捕获row-col地址;从dfi接口写入数据，读取数据，数据掩码，数据总线反转等信息。在写入操作期间，它将基于dbi和dm值存储写入数据，并且在读取操作期间，它将读取的数据与先前存储的写入数据进行比较。类似地，hbm监视器将仅捕获驻留在hbm dram接口中的row-col地址，写入数据，读取数据，数据掩码，数据总线反转等信息。由于dfi监视器正在执行相同操作，因此无需在hbm监视器中进行内存写入读取比较。 dfi监视器应支持频率比为1和2。两个监视器都是用uvm方法开发的，并为其他验证组件提供hbm数据包。
dfi接口和dram接口之间的记分板
记分板将获得hbm来自dfi监视器和hbm监视器的数据包。在写入传输的情况下，将来自dfi监视器的hbm数据包与来自hbm监视器的hbm数据包进行比较。 hbm监测的hbm数据包与dfi监测的hbm数据包进行比较。
验证挑战
主要是行为内存模型已加密，因此调试仍然是一项挑战。但是内存断言会记录任何hbm dram时序违规。 dfi，hbm监视器和记分板将帮助调试问题。
频率比1：2在dfi驱动程序和dfi监视器中实现。 dfi接口需要以hbm时钟频率的一半频率驱动2个不同相位（p0和p1）的信号。
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验证环境应该是工具（vcs，ius，questa） - 独立作为内存模型可以在任何工具中加密 - ius，vcs，questa。基于system verilog-uvm的验证环境将提供独立于工具的平台。
处理全速和半速模式的无缝写入/读取，在dfi驱动程序，dfi监视器，hbm监视器中需要系统架构。
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