LCD和相机总线方案中的功率转折点
lcd和相机总线方案中的功率转折点
串行化趋势：
随着手机需要实现的功能越来越多，且外形越来越复杂，人们开始采用串行化技术来达到手机的设计目标。采用串行化技术就可使用较窄的柔性pcb (fpcb)，减少pcb空间，省去一些不必要的 emi 组件，通过使用较小的连接器来提高可靠性。采用串行化技术，设计人员可以大幅减少通过 fpcb 发送的信号线数量，从而实现更小巧、更复杂的连接 设计。但即便有这些好处，人们还是心存疑虑：增加额外的器件来实现串行化方案，会不会导致系统功耗增加。鉴于手机设计有严格的功耗限制，因此，本文将讨论采用串行化技术降低功耗的真实性。
并行实现方案：
图1所示为一个典型的并行方案。
图1所示为一个典型的并行方案。
图1：典型的并行方案。
在这个架构中，基带处理器 (baseband processor, bp) 驱动电路的负载包括主pcb的走线、fpcb、fpcb连接器，以及翻盖pcb上的走线和最终的显示器负载。bp驱动电路必须能够直接采用 lvcmos 信令来驱动该负载。
采用rgb接口的显示器可能需要高达24位的数据，而这对wqvga显示来说就需要8mhz或更高的带宽，具体要视显示屏分辨率而定。显示屏分辨率越高，显示器接口所需的信号带宽就越大。
串行方案：
在串行显示方案中，在主pcb和翻盖pcb的数据通道上放置了一对器件。串化器位于主pcb上，将并行显示数据转换成串行数据流，并通过fpcb传送到解串器。根据所采用的串行化架构而定，可以把数个串行数据信号缩减为一对差分信号。解串器将串行数据流转换成驱动显示器接口的并行数据流 (参见图2)。
图2：串行实现方案。
并行方案和串行方案有着重要的差别，而正是这些差别使得串行方案得以减少链路功耗。在主pcb上使用一个串化器后，bp 输出驱动电路的要求就大大降低，这是因为串化器输入的驱动负载比并行显示器通道所需的低得多。采用串行接口后，bp还可降低输出电压，并允许串化器处理到显示器驱动电路的电平转换。例如，显示器工作电压为2.7v，bp可将输出到串化器的电压降至1.8v。然后，解串器将产生显示器所需的2.7v信号。
此外，大多数串行方案采用差分信令协议，类似于低压差分信号 (lvds)。这种信号能大幅降低通过fpcb传送数据所需的电压振幅，还可减小信号链路的emi。通过减小信号振幅，并因串行流中emi减小而取消双重屏蔽fpcb，串行方案就可以降低功耗。
功率转折点：
对于给定的应用，采用串行方案开始比采用并行方案节省功耗的转变点在于功率转折点。就我们的例子而言，使用系统参数的经验估算数值，通过比较手机中串行与并行数据路径的显示链路功耗，就可以近似得到功率转折点。可从以下方程得到动态功耗：
图3：动态功率计算
在这些参数中，除c和afactor之外大多数已在本文中讨论过，c与系统相关，就并行方案而言，c可取值80pf来估算包括pcb走线，柔性连接器、fpcb、esd/emi部件以及显示驱动电路输入负载在内的典型应用。而afactor与数据相关，并随应用的不同而存在很大的差异，但在本计算中，则假设为50%。
使用这些参数以及图3的方程，根据下面的参数计算出并行方案的功耗为29mw。
c = 80pf
对于串行方案，功耗计算稍有不同。这里采用的方法是同时计算bp驱动串化器的功耗，以及解串器驱动显示驱动电路的功耗。
按照下面的参数，bp驱动串化器的功耗为0.5mw。
c=3pf
由此可见，由于bp输出负载减小，因而可降低bp io的电压和驱动电流，从而大幅降低功耗。
使用同样的方法，按以下参数计算出解串器驱动显示驱动电路的功耗为14.5mw。
c=40pf
按此计算，本例的功率转折点为14mw，即并行功耗和串行方案的并行部分功耗之差。这个功率转折点决定了串行链路功耗达到平衡的阈值。对于本例，目前的串行方案的功耗指标为20mw以下。这意味着增加串行化处理的设计功耗仅增加6mw以下。如果进一步降低功耗，例如取消并行方案中常用的一些无源部件，串行方案便能够真正达到功率转折点。
通过精细地实施串行化，可以进一步降低显示数据路径的功耗，从而提高功率转折点，这可包括取消一些emi部件，以及显示数据路径上的esd保护器件，因为在串行方案中，串化器和解串器对可为bp和显示驱动电路提供抵御 fpcb 上电流瞬变的esd保护。
串行方案进一步降低功耗的另一个途径，是将解串器集成到显示驱动电路中，目前已采用于某些应用。这样就可以大大降低解串器的大电容负载，从而进一步降低功耗。即便在未集成解串器的应用中，仍然可让解串器靠近显示驱动电路，从而减小数据通道走线的长度和负载，进而降低功耗。
总结：
串行化技术已越来越多地应用到当今的手机设计中。串行化技术主要用于节省空间，但人们往往认为这会大幅增加系统功耗。本文消除了这种疑虑，并阐明了串行化技术实际降低功耗的原理。目前的串行化解决方案正在缩小串行功耗与功率转折点间的差距。这意味着，除串行化技术给设计带来的其它好处之外，串行解决方案的链路功耗能够降低，因而整个系统的功耗得以降低。
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并行实现方案：
图1所示为一个典型的并行方案。
图1所示为一个典型的并行方案。
图1：典型的并行方案。
在这个架构中，基带处理器 (baseband processor, bp) 驱动电路的负载包括主pcb的走线、fpcb、fpcb连接器，以及翻盖pcb上的走线和最终的显示器负载。bp驱动电路必须能够直接采用 lvcmos 信令来驱动该负载。
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串行方案：
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图2：串行实现方案。
并行方案和串行方案有着重要的差别，而正是这些差别使得串行方案得以减少链路功耗。在主pcb上使用一个串化器后，bp 输出驱动电路的要求就大大降低，这是因为串化器输入的驱动负载比并行显示器通道所需的低得多。采用串行接口后，bp还可降低输出电压，并允许串化器处理到显示器驱动电路的电平转换。例如，显示器工作电压为2.7v，bp可将输出到串化器的电压降至1.8v。然后，解串器将产生显示器所需的2.7v信号。
此外，大多数串行方案采用差分信令协议，类似于低压差分信号 (lvds)。这种信号能大幅降低通过fpcb传送数据所需的电压振幅，还可减小信号链路的emi。通过减小信号振幅，并因串行流中emi减小而取消双重屏蔽fpcb，串行方案就可以降低功耗。
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图3：动态功率计算
在这些参数中，除c和afactor之外大多数已在本文中讨论过，c与系统相关，就并行方案而言，c可取值80pf来估算包括pcb走线，柔性连接器、fpcb、esd/emi部件以及显示驱动电路输入负载在内的典型应用。而afactor与数据相关，并随应用的不同而存在很大的差异，但在本计算中，则假设为50%。
使用这些参数以及图3的方程，根据下面的参数计算出并行方案的功耗为29mw。
c = 80pf
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按照下面的参数，bp驱动串化器的功耗为0.5mw。
c=3pf
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