Versal Advanced IO Wizard-部分配置存在时序收敛问题
典型设计应该不会出现时序违例。多 bank 设计更容易受此问题影响。
对于多 bank 接口配置，如果单个 bank 同时具有 rx 和 tx，并且其中序列化因子不同，或者如果在“advanced”选项卡上使用了 enable_all_ports，则可能发生此问题。
在 2021.1 版的 advanced io wizard 中为 pll 提供了经过更新的去歪斜电路，此更新可解决大部分时序违例。
如果仍发生违例，请考虑手动调整时钟的 phase 属性，直至解决违例为止。
xpll 的 clkin_deskew 连接到 xpll 的 clkout3（xpll 将设置为使 clkout3 频率 = clkin 频率）。
在以下示例中，到 phy_rden 的路径上存在保持时间违例，最差情况下保持时间为 0.076 ns。
您可使用以下 tcl 命令来计算 clkout3 的相移，以解决此保持时间问题，然后对该路径进行定时：
set xpll [get_cells >]
set thsviolation 0.076
set existingphaseshift [get_property clkout3_phase $xpll]
set clkout3_divide [get_property clkout3_divide $xpll]
set c_stepsize [expr 45.0/$clkout3_divide]
set phaseadjust [expr {$thsviolation / [get_property period [get_clocks -of [get_pins -of $xpll -filter ref_pin_name=~clkout3]]] * 360}]
set updatedphaseshift [expr {$existingphaseshift + $phaseadjust}]
set c_phase_rounded [format %.3f [expr $c_stepsize * round($updatedphaseshift/$c_stepsize)]]
set c_phase_rounded_margin [format %.3f [expr $c_phase_rounded + $c_stepsize]]
set_property clkout3_phase $c_phase_rounded_margin $xpll
report_timing -from [get_pins {design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/phy_rden_int_bli_reg[*]/c}] -to [get_pins design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/bank_wrapper_inst0/nibble[1].unisim.i_xphy/phy_rden[*]]
同样，您也可使用以下 tcl 命令来计算 clkout3 的新相移，以解决此建立时间违例，然后对该路径进行定时：
set xpll [get_cells >]
set wnsviolation 0.076
set existingphaseshift [get_property clkout3_phase $xpll]
set clkout3_divide [get_property clkout3_divide $xpll]
set c_stepsize [expr 45.0/$clkout3_divide]
set phaseadjust [expr {$wnsviolation / [get_property period [get_clocks -of [get_pins -of $xpll -filter ref_pin_name=~clkout3]]] * 360}]
set updatedphaseshift [expr {$existingphaseshift - $phaseadjust}]
set c_phase_rounded [format %.3f [expr $c_stepsize * round($updatedphaseshift/$c_stepsize)]]
set c_phase_rounded_margin [format %.3f [expr $c_phase_rounded - $c_stepsize]]
set_property clkout3_phase $c_phase_rounded_margin $xpll
report_timing -from [get_pins {design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/phy_rden_int_bli_reg[*]/c}] -to [get_pins design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/bank_wrapper_inst0/nibble[1].unisim.i_xphy/phy_rden[*]]
如果 advanced io wizard 有多个实例（如有其它 ip 使用此 wizard，例如 sgmii，那也计算在内），那么在某些情况下，此 tcl 脚本可以解决 phy_rden 上的保持时间问题，但会在 phy_wren 路径上引发建立时间问题。
2022.2 版及更低版本的 advanced io wizard 默认在 phy_wren 路径上不使用 bli 寄存器。如果使用该脚本解决保持时间问题导致 phy_wren 出现建立时间问题，请为 phy_wren 设置 bli = true，这样即可帮助解决此问题。
在 xdc 文件中应用下列约束，然后重新运行实现。
set_property bli true [get_cells -hierarchical phy_wren_bli_temp_*]
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如果仍发生违例，请考虑手动调整时钟的 phase 属性，直至解决违例为止。
xpll 的 clkin_deskew 连接到 xpll 的 clkout3（xpll 将设置为使 clkout3 频率 = clkin 频率）。
在以下示例中，到 phy_rden 的路径上存在保持时间违例，最差情况下保持时间为 0.076 ns。
您可使用以下 tcl 命令来计算 clkout3 的相移，以解决此保持时间问题，然后对该路径进行定时：
set xpll [get_cells >]
set thsviolation 0.076
set existingphaseshift [get_property clkout3_phase $xpll]
set clkout3_divide [get_property clkout3_divide $xpll]
set c_stepsize [expr 45.0/$clkout3_divide]
set phaseadjust [expr {$thsviolation / [get_property period [get_clocks -of [get_pins -of $xpll -filter ref_pin_name=~clkout3]]] * 360}]
set updatedphaseshift [expr {$existingphaseshift + $phaseadjust}]
set c_phase_rounded [format %.3f [expr $c_stepsize * round($updatedphaseshift/$c_stepsize)]]
set c_phase_rounded_margin [format %.3f [expr $c_phase_rounded + $c_stepsize]]
set_property clkout3_phase $c_phase_rounded_margin $xpll
report_timing -from [get_pins {design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/phy_rden_int_bli_reg[*]/c}] -to [get_pins design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/bank_wrapper_inst0/nibble[1].unisim.i_xphy/phy_rden[*]]
同样，您也可使用以下 tcl 命令来计算 clkout3 的新相移，以解决此建立时间违例，然后对该路径进行定时：
set xpll [get_cells >]
set wnsviolation 0.076
set existingphaseshift [get_property clkout3_phase $xpll]
set clkout3_divide [get_property clkout3_divide $xpll]
set c_stepsize [expr 45.0/$clkout3_divide]
set phaseadjust [expr {$wnsviolation / [get_property period [get_clocks -of [get_pins -of $xpll -filter ref_pin_name=~clkout3]]] * 360}]
set updatedphaseshift [expr {$existingphaseshift - $phaseadjust}]
set c_phase_rounded [format %.3f [expr $c_stepsize * round($updatedphaseshift/$c_stepsize)]]
set c_phase_rounded_margin [format %.3f [expr $c_phase_rounded - $c_stepsize]]
set_property clkout3_phase $c_phase_rounded_margin $xpll
report_timing -from [get_pins {design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/phy_rden_int_bli_reg[*]/c}] -to [get_pins design_1_i/advanced_io_wizard_0/inst/design_1_advanced_io_wizard_0_0_phy_i/inst/bank_wrapper_inst0/nibble[1].unisim.i_xphy/phy_rden[*]]
如果 advanced io wizard 有多个实例（如有其它 ip 使用此 wizard，例如 sgmii，那也计算在内），那么在某些情况下，此 tcl 脚本可以解决 phy_rden 上的保持时间问题，但会在 phy_wren 路径上引发建立时间问题。
2022.2 版及更低版本的 advanced io wizard 默认在 phy_wren 路径上不使用 bli 寄存器。如果使用该脚本解决保持时间问题导致 phy_wren 出现建立时间问题，请为 phy_wren 设置 bli = true，这样即可帮助解决此问题。
在 xdc 文件中应用下列约束，然后重新运行实现。
set_property bli true [get_cells -hierarchical phy_wren_bli_temp_*]
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