EDA数字仿真器：SystemVerilog全面覆盖编程案例
systemverilog的全面支持是开发商用仿真器的第一道门槛。市面上可以找到不少基于纯verilog的仿真器，但是真正能完整支持systemverilog 的仍然屈指可数。如何全面地支持systemverilog语言，是开发仿真器的一个重要任务。
01.
systemverilog的发展历程
数字芯片的验证技术是随着verilog语法的演变而演变的。最早，verilog是完全用来描述（model）硬件的，因此又叫hdl（hardware description language硬件描述语言）。随着验证技术的进步，需要将很多软件的思路融进testbench以丰富测试场景。eda公司都曾经推出过一些针对testbench的语言，如openvera等。 与verilog的静态属性不同，这些testbench的验证语言引入了很多动态的概念，甚至有类（class）、继承、多态等。然而最终，这些语言又逐步融进了verilog，最终形成了今天的systemverilog。下图显示在systemverilog刚刚成为标准时，它各个模块的来源。
图片来源：systemverilog is changing everything - tech design forum techniques (techdesignforums.com) 基于systemverilog，各个eda厂商推出了各自的仿真器，并在这个基础上，进一步开发了基于systemverilog的methodology library, 最后统一成今天用的通用验证方法学——uvm （universal verification methodology）。
从上面的历程可以看出，systemverilog的发展和支持不是一步到位的，是在其他语言的基础上经过多年演变形成的。各个eda厂商根据他们的自身优势开发了对systemverilog的支持。虽然这些仿真工具都符合lrm（语言参考手册）的标准，但是由于其发展路径不同，在性能上及个别语义上，仍然存在一定的差异。
02.
systemverilog的语法特点
systemverilog为了给验证提供更多的灵活性，从其他编程语言，尤其是面向对象的编程语言（如c++， java）借鉴了很多语法。这使得systemverilog语法非常复杂，各种语法耦合性强，环环相扣。 因此，这就要求在设计时，需要一个全局的概念，不能切成一个个孤立的模块，否则最终很难拼起来；即使勉强拼出来，也不牢固。这点非常像中国古建筑的“榫卯”结构。比如，systemverilog引入了class、structure，以及各种动态类型的数组，如 queue。这些都不能是孤立的。它们在实际使用中（比如uvm）都是嵌套使用的。一个类型的数组，很可能其元素是另一个类型。 以下通过一个uvm的例子，来更直观的了解一下systemverilog的语法。
一个支持systemverilog的仿真器，要想跑通上述case，至少需要关注以下几个方面：
1
复合类型成员的初始化
class ’my_sequence’ 中的成员 ’settings’(第12行)是一个queue类型的变量。这种类型的变量需要进行特殊的初始化，给queue分配初始空间。该queue的成员又是一个struct 类型，而struct是个复合类型，因此，这里面是一类比较复杂的嵌套类型。
2
数组的方法调用（array method）
上面例子用到了‘sort’这个方法(第25行)。这里面，又涉及到了嵌套类型，因为queue的成员是struct 类型的。而struct属于复合类型，是不能直接比较的。ieee1800标准引入了 with (item.mebmer...)，可以针对复合类型的某个成员进行排序操作。
3
垃圾回收
systemverilog类似java，它不需要用户自己进行类似delete操作。这就要依赖仿真器提供垃圾回收的功能。否则在运行时会出现内存泄漏。
4
进程管理
上述例子中的task ‘main_phase’ 中用到了‘fork join‘，(第33-36行)。仿真器需要有一套进程管理来支持这个用法。进程管理实现的是否高效，将直接影响到仿真器的性能。
除此之外，还有很多技术点需要考虑，这里就不赘述了。总之，一个对systemverilog全面覆盖的顶层设计，对支持uvm非常关键。
03.
systemverilog的scheduling semantics
当人们理解systemverilog时，可能会比较专注该语言增加的语法部分，但是这里要注意的是，systemverilog的引入仍然是为了验证硬件，而不是为了开发软件。它是为了丰富testbench做验证的能力。systemverilog在丰富了语法的同时，也会带来其他的问题，这就需要制定更多的规范来定义这些新出现的状况，ieee1800 scheduling semantics就是一个。 phil moorby 是verilog的发明者。他写了verilog的第一个仿真器——verilog-xl。verilog的仿真从诞生起，其实就存在一个问题，那就是如何确保verilog仿真器软件的行为和硬件的行为一致，否则仿真就没有意义。为此，需要制定一些细则，来规范verilog在scheduling 上的行为。其中，大家比较熟悉的非阻塞赋值（non-blocking assignment）, 就是phil 引入的，其目的就是确保verilog在仿真时序逻辑时的行为和硬件一致。 2002年，phil moorby加入synopsys, 从事systemverilog语言的定义和开发工作。笔者曾有幸和phil共事，参与了早期systemverilog相关feature（如clocking block等）的开发。这些新的systemverilog语法的引入会对simulator的行为带来一定的不确定性，为此，phil对原有的verilog scheduling semantics进行了扩展来消除这些不确定，其中包括testbench和dut之间能进行精准的无歧义的数据通信。这些思想，后来都被accellera国际电子行业标准化组织采纳，变成了今天ieee1800 scheduling semantics 的一部分。 以下是1800 scheduling的semantic，来自 ieee1800-2017, page 64——
04.
galaxsim对systemverilog的设计思路
前面提到，systemverilog并非诞生起就一成不变的，而是在不断变化发展。因此，作为后来者，芯华章开发的高性能数字仿真器galaxsim，在开发systemverilog时，不存在eda巨头公司的历史包袱，可以从一开始，就把systemverilog当作一个整体来支持，而不是先支持老的verilog部分，再支持新的systemverilog 部分。这里面包括了以下一些设计上的考虑：
1) 更精准的sytemverilog语义解析 systemverilog经过了十几年的使用和演变，有些早期的语义可能有了新的含义。此外，很多systemverilog的语法是在先有了eda工具支持后再写入标准的。我们在实现systemverilog支持时，会根据其背后所体现的实际验证应用背景来设计仿真行为，而不是简单地做一个语言层面的编译器。这样，我们确保了galaxsim在systemverilog上的仿真行为上和国际主流仿真工具兼容。
2）更加原生的支持 eda主流的仿真器在支持systemverilog上都走了很长的一段路，这是因为systemverilog本身并没有稳定下来。往往会出现的情况是，既有的仿真器的infrastructure无法满足新出现的systemverilog的语法。 galaxsim不会面临这个问题，因为我们在设计其基础结构的时候，就会把systemverilog需要的各种data type一并考虑进去。这样的设计带来的优势就是开发更加流畅，质量更高。
3）更加优异的性能 性能始终是仿真器的灵魂。然而，对于systemverilog这种相对较新的语言，其性能往往不如纯verilog。这是因为，它们往往是先开发feature，确保功能的完备性；直到后来在客户端遇到了性能问题，再进行性能优化甚至重构。 galaxsim对systemverilog的支持，在设计之初，就根据目前的设计规模，将性能问题与功能同步设计，确保4大性能指标（compile time、compile memory、run time、run memory）比肩甚至超越国际主流仿真器。
4）更加贴近验证的scheduling semantics systemverilog的目的是为了验证。因此，仿真器对scheduling的要求是非常严格的。有些甚至并没有非常明确地写在标准里，但是已经被业内主流eda企业在事实上使用了。这些规范都是被数十年客户检验过，也是在实际应用中必须遵守的“戒律”。
05. 总结
systemverilog作为最复杂的语言之一，是国产数字仿真器开发的第一道门槛。如果lrm（语言参考手册）的覆盖率不够，就会阻碍仿真器的商用推广。但从上文的分析中不难发现，实现复杂的systemverilog需要巨大的工程量。如何在纷杂的systemverilog语法中将主流uvm所需的部分，高质高量地实现出来，是galaxsim为代表的国产eda数字仿真器，需要解决的首要问题。 芯华章核心研发团队曾在跨国公司成功主导过大型仿真器项目研发，对验证语言、方法学、仿真器核心构架、算法、优化有着丰富的技术储备，尤其在systemverilog 方面有着多年的耕耘，因此能将复杂的systemverilog背后的“榫卯”嵌套结构梳理清楚，进而可以在清晰的架构上，一步到位支持几乎所有systemverilog的语法。
实现对systemverilog语法的支持，仅仅使得仿真器可以编译用户的设计了。要想使仿真器真正发挥验证作用，还需要在systemverilog的基础上搭建各种应用，如debug、sva、coverage等，才能最终使仿真器成为真正的仿真平台。此外，性能始终是仿真器的核心。在完成systemverilog支持的同时，如何结合调试(debug)，提升性能方面的功能，也是需要面对的重大课题。
接下来，我们会结合数字仿真器的其他功能与性能要求，诸如coverage、debug等方面，更进一步讲解一款高质量的数字仿真器应该具备哪些特征。独木不成林，我们也期待行业的各位有志同仁，参与我们的讨论，一起畅谈国产数字仿真器发展之路。
基于CAN总线和CCll00芯片的嵌入式远程测控系统的设计
爆炸门后三星中国内部裁员流言四起，员工道出了对中国实行双重标准的原因
vivoNEX3机身将没有实体按键 通过按压感应特定区域实现操作
使用1-Wire接口为汽车终端添加身份验证安全性
Uber将自动驾驶部门出售给Aurora 重新集中叫车服务和食品配送
EDA数字仿真器：SystemVerilog全面覆盖编程案例
力晶将重启在徐州地区建造8英寸内存芯片厂的计划
5G牌照的发放，推动5G终端成熟已成为业内首要任务
SIMCO-ION COBRA手持式离子风枪的作用及应用行业
多家锂电池近期相关智造领域企业的扩产动态
石油测井仪器专题（一）随钻测斜探管，定向传感器
长虹开启新的征程，智能家居进入群雄逐鹿时代
【解决方案】AcrelEMS-IDC数据中心综合能效管理系统解决方案
断路器在电源电路中的作用都有哪些
未来人工智能会取代人类吗
NCV8402ADDR2G双路MOS管的特性及应用
5G基站要顺利的进入居民小区必须先消除辐射恐惧
CS5366电路原理图|2LAN带PD拓展坞方案|单芯片type-C转HMID+PD+U3拓展坞方案|
MAX3420E USB外设控制器，SPI接口
中国电源管理IC市场扩张，2012年有望达到47亿美元
01.
systemverilog的发展历程
数字芯片的验证技术是随着verilog语法的演变而演变的。最早，verilog是完全用来描述（model）硬件的，因此又叫hdl（hardware description language硬件描述语言）。随着验证技术的进步，需要将很多软件的思路融进testbench以丰富测试场景。eda公司都曾经推出过一些针对testbench的语言，如openvera等。 与verilog的静态属性不同，这些testbench的验证语言引入了很多动态的概念，甚至有类（class）、继承、多态等。然而最终，这些语言又逐步融进了verilog，最终形成了今天的systemverilog。下图显示在systemverilog刚刚成为标准时，它各个模块的来源。
图片来源：systemverilog is changing everything - tech design forum techniques (techdesignforums.com) 基于systemverilog，各个eda厂商推出了各自的仿真器，并在这个基础上，进一步开发了基于systemverilog的methodology library, 最后统一成今天用的通用验证方法学——uvm （universal verification methodology）。
从上面的历程可以看出，systemverilog的发展和支持不是一步到位的，是在其他语言的基础上经过多年演变形成的。各个eda厂商根据他们的自身优势开发了对systemverilog的支持。虽然这些仿真工具都符合lrm（语言参考手册）的标准，但是由于其发展路径不同，在性能上及个别语义上，仍然存在一定的差异。
02.
systemverilog的语法特点
systemverilog为了给验证提供更多的灵活性，从其他编程语言，尤其是面向对象的编程语言（如c++， java）借鉴了很多语法。这使得systemverilog语法非常复杂，各种语法耦合性强，环环相扣。 因此，这就要求在设计时，需要一个全局的概念，不能切成一个个孤立的模块，否则最终很难拼起来；即使勉强拼出来，也不牢固。这点非常像中国古建筑的“榫卯”结构。比如，systemverilog引入了class、structure，以及各种动态类型的数组，如 queue。这些都不能是孤立的。它们在实际使用中（比如uvm）都是嵌套使用的。一个类型的数组，很可能其元素是另一个类型。 以下通过一个uvm的例子，来更直观的了解一下systemverilog的语法。
一个支持systemverilog的仿真器，要想跑通上述case，至少需要关注以下几个方面：
1
复合类型成员的初始化
class ’my_sequence’ 中的成员 ’settings’(第12行)是一个queue类型的变量。这种类型的变量需要进行特殊的初始化，给queue分配初始空间。该queue的成员又是一个struct 类型，而struct是个复合类型，因此，这里面是一类比较复杂的嵌套类型。
2
数组的方法调用（array method）
上面例子用到了‘sort’这个方法(第25行)。这里面，又涉及到了嵌套类型，因为queue的成员是struct 类型的。而struct属于复合类型，是不能直接比较的。ieee1800标准引入了 with (item.mebmer...)，可以针对复合类型的某个成员进行排序操作。
3
垃圾回收
systemverilog类似java，它不需要用户自己进行类似delete操作。这就要依赖仿真器提供垃圾回收的功能。否则在运行时会出现内存泄漏。
4
进程管理
上述例子中的task ‘main_phase’ 中用到了‘fork join‘，(第33-36行)。仿真器需要有一套进程管理来支持这个用法。进程管理实现的是否高效，将直接影响到仿真器的性能。
除此之外，还有很多技术点需要考虑，这里就不赘述了。总之，一个对systemverilog全面覆盖的顶层设计，对支持uvm非常关键。
03.
systemverilog的scheduling semantics
当人们理解systemverilog时，可能会比较专注该语言增加的语法部分，但是这里要注意的是，systemverilog的引入仍然是为了验证硬件，而不是为了开发软件。它是为了丰富testbench做验证的能力。systemverilog在丰富了语法的同时，也会带来其他的问题，这就需要制定更多的规范来定义这些新出现的状况，ieee1800 scheduling semantics就是一个。 phil moorby 是verilog的发明者。他写了verilog的第一个仿真器——verilog-xl。verilog的仿真从诞生起，其实就存在一个问题，那就是如何确保verilog仿真器软件的行为和硬件的行为一致，否则仿真就没有意义。为此，需要制定一些细则，来规范verilog在scheduling 上的行为。其中，大家比较熟悉的非阻塞赋值（non-blocking assignment）, 就是phil 引入的，其目的就是确保verilog在仿真时序逻辑时的行为和硬件一致。 2002年，phil moorby加入synopsys, 从事systemverilog语言的定义和开发工作。笔者曾有幸和phil共事，参与了早期systemverilog相关feature（如clocking block等）的开发。这些新的systemverilog语法的引入会对simulator的行为带来一定的不确定性，为此，phil对原有的verilog scheduling semantics进行了扩展来消除这些不确定，其中包括testbench和dut之间能进行精准的无歧义的数据通信。这些思想，后来都被accellera国际电子行业标准化组织采纳，变成了今天ieee1800 scheduling semantics 的一部分。 以下是1800 scheduling的semantic，来自 ieee1800-2017, page 64——
04.
galaxsim对systemverilog的设计思路
前面提到，systemverilog并非诞生起就一成不变的，而是在不断变化发展。因此，作为后来者，芯华章开发的高性能数字仿真器galaxsim，在开发systemverilog时，不存在eda巨头公司的历史包袱，可以从一开始，就把systemverilog当作一个整体来支持，而不是先支持老的verilog部分，再支持新的systemverilog 部分。这里面包括了以下一些设计上的考虑：
1) 更精准的sytemverilog语义解析 systemverilog经过了十几年的使用和演变，有些早期的语义可能有了新的含义。此外，很多systemverilog的语法是在先有了eda工具支持后再写入标准的。我们在实现systemverilog支持时，会根据其背后所体现的实际验证应用背景来设计仿真行为，而不是简单地做一个语言层面的编译器。这样，我们确保了galaxsim在systemverilog上的仿真行为上和国际主流仿真工具兼容。
2）更加原生的支持 eda主流的仿真器在支持systemverilog上都走了很长的一段路，这是因为systemverilog本身并没有稳定下来。往往会出现的情况是，既有的仿真器的infrastructure无法满足新出现的systemverilog的语法。 galaxsim不会面临这个问题，因为我们在设计其基础结构的时候，就会把systemverilog需要的各种data type一并考虑进去。这样的设计带来的优势就是开发更加流畅，质量更高。
3）更加优异的性能 性能始终是仿真器的灵魂。然而，对于systemverilog这种相对较新的语言，其性能往往不如纯verilog。这是因为，它们往往是先开发feature，确保功能的完备性；直到后来在客户端遇到了性能问题，再进行性能优化甚至重构。 galaxsim对systemverilog的支持，在设计之初，就根据目前的设计规模，将性能问题与功能同步设计，确保4大性能指标（compile time、compile memory、run time、run memory）比肩甚至超越国际主流仿真器。
4）更加贴近验证的scheduling semantics systemverilog的目的是为了验证。因此，仿真器对scheduling的要求是非常严格的。有些甚至并没有非常明确地写在标准里，但是已经被业内主流eda企业在事实上使用了。这些规范都是被数十年客户检验过，也是在实际应用中必须遵守的“戒律”。
05. 总结
systemverilog作为最复杂的语言之一，是国产数字仿真器开发的第一道门槛。如果lrm（语言参考手册）的覆盖率不够，就会阻碍仿真器的商用推广。但从上文的分析中不难发现，实现复杂的systemverilog需要巨大的工程量。如何在纷杂的systemverilog语法中将主流uvm所需的部分，高质高量地实现出来，是galaxsim为代表的国产eda数字仿真器，需要解决的首要问题。 芯华章核心研发团队曾在跨国公司成功主导过大型仿真器项目研发，对验证语言、方法学、仿真器核心构架、算法、优化有着丰富的技术储备，尤其在systemverilog 方面有着多年的耕耘，因此能将复杂的systemverilog背后的“榫卯”嵌套结构梳理清楚，进而可以在清晰的架构上，一步到位支持几乎所有systemverilog的语法。
实现对systemverilog语法的支持，仅仅使得仿真器可以编译用户的设计了。要想使仿真器真正发挥验证作用，还需要在systemverilog的基础上搭建各种应用，如debug、sva、coverage等，才能最终使仿真器成为真正的仿真平台。此外，性能始终是仿真器的核心。在完成systemverilog支持的同时，如何结合调试(debug)，提升性能方面的功能，也是需要面对的重大课题。
接下来，我们会结合数字仿真器的其他功能与性能要求，诸如coverage、debug等方面，更进一步讲解一款高质量的数字仿真器应该具备哪些特征。独木不成林，我们也期待行业的各位有志同仁，参与我们的讨论，一起畅谈国产数字仿真器发展之路。
基于CAN总线和CCll00芯片的嵌入式远程测控系统的设计
爆炸门后三星中国内部裁员流言四起，员工道出了对中国实行双重标准的原因
vivoNEX3机身将没有实体按键 通过按压感应特定区域实现操作
使用1-Wire接口为汽车终端添加身份验证安全性
Uber将自动驾驶部门出售给Aurora 重新集中叫车服务和食品配送
EDA数字仿真器：SystemVerilog全面覆盖编程案例
力晶将重启在徐州地区建造8英寸内存芯片厂的计划
5G牌照的发放，推动5G终端成熟已成为业内首要任务
SIMCO-ION COBRA手持式离子风枪的作用及应用行业
多家锂电池近期相关智造领域企业的扩产动态
石油测井仪器专题（一）随钻测斜探管，定向传感器
长虹开启新的征程，智能家居进入群雄逐鹿时代
【解决方案】AcrelEMS-IDC数据中心综合能效管理系统解决方案
断路器在电源电路中的作用都有哪些
未来人工智能会取代人类吗
NCV8402ADDR2G双路MOS管的特性及应用
5G基站要顺利的进入居民小区必须先消除辐射恐惧
CS5366电路原理图|2LAN带PD拓展坞方案|单芯片type-C转HMID+PD+U3拓展坞方案|
MAX3420E USB外设控制器，SPI接口
中国电源管理IC市场扩张，2012年有望达到47亿美元