自举升压电路原理
自举升压电路的原理图，如图1所示。所谓的自举升压原理，就是在输入端in输入一个方波信号，利用电容cboot将a点电压抬升至高于vdd的电平，这样就可以在b端输出一个与输入信号反相，且高电平高于vdd的方波信号。具体工作原理如下。
当vin为高电平时，nmos管n1导通，pmos管p1截止，c点电位为低电平。同时n2导通，p2的栅极电位为低电平，则p2导通。这就使得此时a点电位约为vdd，电容cboot两端电压uc≈vdd。由于n3导通，p4截止，所以b点的电位为低电平。这段时间称为预充电周期。
当vin变为低电平时，nmos管n1截止，pmos管p1导通，c点电位为高电平，约为vdd。同时n2、n3截止，p3导通。这使得p2的栅极电位升高，p2截止。此时a点电位等于c点电位加上电容cboot两端电压，约为2vdd。而且p4导通，因此b点输出高电平，且高于vdd。这段时间称为自举升压周期。 实际上，b点电位与负载电容和电容cboot
的大小有关，可以根据设计需要调整。具体关系将在介绍电路具体设计时详细讨论。在图2中给出了输入端in电位与a、b两点电位关系的示意图。驱动电路结构 图3中给出了驱动电路的电路图。驱动电路采用totem输出结构设计，上拉驱动管为nmos管n4、晶体管q1和pmos管p5。下拉驱动管为nmos管n5。图中cl为负载电容，cpar为b点的寄生电容。虚线框内的电路为自举升压电路。 本驱动电路的设计思想是，利用自举升压结构将上拉驱动管n4的栅极（b点）电位抬升，使得ub》vdd+vth ，则nmos管n4工作在线性区，使得vdsn4 大大减小，最终可以实现驱动输出高电平达到vdd。而在输出低电平时，下拉驱动管本身就工作在线性区，可以保证输出低电平位gnd。因此无需增加自举电路也能达到设计要求。
考虑到此驱动电路应用于升压型dc－dc转换器的开关管驱动，负载电容cl很大，一般能达到几十皮法，还需要进一步增加输出电流能力，因此增加了晶体管q1作为上拉驱动管。这样在输入端由高电平变为低电平时，q1导通，由n4、q1同时提供电流，out端电位迅速上升，当out端电位上升到vdd－vbe时，q1截止，n4继续提供电流对负载电容充电，直到out端电压达到vdd。
在out端为高电平期间，a点电位会由于电容cboot 上的电荷泄漏等原因而下降。这会使得b点电位下降，n4的导通性下降。同时由于同样的原因，out端电位也会有所下降，使输出高电平不能保持在vdd。为了防止这种现象的出现，又增加了pmos管p5作为上拉驱动管，用来补充out端cl的泄漏电荷，维持out端在整个导通周期内为高电平。
驱动电路的传输特性瞬态响应在图4中给出。其中（a）为上升沿瞬态响应，（b）为下降沿瞬态响应。从图4中可以看出，驱动电路上升沿明显分为了三个部分，分别对应三个上拉驱动管起主导作用的时期。1阶段为q1、n4共同作用，输出电压迅速抬升，2阶段为n4起主导作，使输出电平达到vdd，3阶段为p5起主导作用，维持输出高电平为vdd。而且还可以缩短上升时间，下降时间满足工作频率在兆赫兹级以上的要求。
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在out端为高电平期间，a点电位会由于电容cboot 上的电荷泄漏等原因而下降。这会使得b点电位下降，n4的导通性下降。同时由于同样的原因，out端电位也会有所下降，使输出高电平不能保持在vdd。为了防止这种现象的出现，又增加了pmos管p5作为上拉驱动管，用来补充out端cl的泄漏电荷，维持out端在整个导通周期内为高电平。
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