Vivado中PLL开发调用IP的方法
在开发pl时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，这是同步时序电路的关键，这时就需要使用到时钟向导ip，下面就介绍一下在vivado中进行pl开发时调用ip的方法。
首先打开vivado，新建一个rtl项目。
点击导航窗口上的ip catalog 选项，如图一所示：
图一
在search处搜索自己想要的ip核的名字，例如输入clock就会找到clocking wizard 这个ip核，如图二所示：
图二
双击clocking wizard 这个ip核，就能弹出配置窗口，按自己的需要配置好ip核后，点击ok，会出现下面的窗口，如图三所示：
图三
点击generate,生成ip核，然后在source窗口就会出现一个文件，如下图4所示：
图四
然后我就按照一般的写verilog的方法对这个ip进行例化，就是打开clk_wiz_0.v文件，将里面的端口定义复制到顶层文件当中，然后进行例化，但是这样做始终会报错，在顶层文件中不能识别这个ip，如下图五所示，注意下图红色标记部分，照理说是正确例化了，但是顶层文件那儿始终是问号。
图五
然后我又重新生成了一次ip核，还是不行，经过查阅资料，我终于找到了正确的例化方法，在生成ip核后，在source窗口的下方会出现一个ip source的标签，如下图六所示：
图六
点击这个标签，然后你就会发现你生成的ip核，展开它，然后展开instantiation template，你会发现一个*.veo文件，双击打开它，把里面的没被注释的程序复制到顶层文件中，如图七所示：
图七
保存好顶层文件后，你会发现，我们生成的ip核就成了顶层文件的下级文件了，问号也就消失了，ip核成功添加，如图八所示：
图八
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图一
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图二
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图三
点击generate,生成ip核，然后在source窗口就会出现一个文件，如下图4所示：
图四
然后我就按照一般的写verilog的方法对这个ip进行例化，就是打开clk_wiz_0.v文件，将里面的端口定义复制到顶层文件当中，然后进行例化，但是这样做始终会报错，在顶层文件中不能识别这个ip，如下图五所示，注意下图红色标记部分，照理说是正确例化了，但是顶层文件那儿始终是问号。
图五
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图六
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图七
保存好顶层文件后，你会发现，我们生成的ip核就成了顶层文件的下级文件了，问号也就消失了，ip核成功添加，如图八所示：
图八
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