电子产品面板控制芯片的后端设计
本课题所设计的电子产品面板控制芯片能够自动完成刷新，是一种带键盘扫描接口的led驱动控制专用电路。内部集成有mcu输入输出控制数字接口、数据锁存器、led驱动、键盘扫描、辉度调节等电路，因此它可以减少编程量以及cpu使用率。自带的灰度调节提高动态led数码管的显示效果。主要应用于各种音视频终端产品，具有广泛的应用前景。
1 版图设计流程
电子产品面板控制芯片采用华虹nec0.35μmcz6h 1p3al工艺进行设计，设计的目标在满足功能的前提下，尽量减少芯片面积降低成本。在前端综合生成网表之后，接下来的任务就是把网表转变成版图。本项目的设计要求：工作频率12 mhz，芯片尺寸(包括pad)要尽可能小、功耗不超过3 mw，根据项目要求选择asic设计常用的后端布局布线工具soc encounter进行版图设计。由于该芯片驱动数字电视机顶盒中的led需要80 ma灌电流，而cz6h工艺中提供的标准io pad达不到要求，需要自行设计。另外要求芯片的工作时钟由内部产生，因此需要自行设计50 mhz的振荡器，经过4分频作为工作频率。将这两个自行设计模块采用cadence公司abstract generator工具转变成硬宏单元后开始进行版图设计。基于soc encounter的电子产品面板控制芯片设计流程，如图1所示。
2 版图设计
根据版图设计流程对电子产品面板控制芯片进行版图设计，并针对设计中出现的问题提出具体解决办法。
2.1 设计输入
设计输入是版图设计前的准备工作，需要输入下列4种文件：由前端综合生成的网表文件、时序约束文件、硬宏单元相关文件和由芯片制造厂家提供华虹nec 0.35 μm cz6h 1p3al工艺库相关文件。
工艺库中含有工艺数据、自动布局布线用的库单元物理信息及其时序信息(定义了标准单元和输入输出单元的时延信息用于静态时序分析)等。标准单元工艺库由华虹nec提供，但对于所提供的cz6h_io_3al.lef文件，电源vdd pad(hqiv5a1b)和gndpad(qic0a00)无法与core中的电源网络相连，因此需要修改lef文件：在hqiv5a1b中pin vdd的定义中加入一行class core，在qig0a00中pin gnd的定义中也加入一行class core即可实现连接。
另外利用版图设计工具virtuoso layout editor画的振荡器和大驱动电流io pad版图，需要采用abstract generator工具将版图转变成soc encounter所需的lef文件和时序信息文件。但对于振荡器会出现电源/地无法与core中的电源网络相连，因此需要手动修改lef文件：在pin vdd的定义中加入一行use power，在pin gnd的定义中加入一行use ground即可实现连接。
由dc综合工具生成网表用的soc encounter工具进行版图设计时，需在该网表中加入电源/地pad单元和为不同侧pad电源环提供电源网络连接的padcomer单元等。另外，在 dc综合后将导出1个时间约束文件，该文件用于soc encounter 工具约束布局布线阶段的时序信息。
2.2 平面规划
平面规划是对电子产品面板控制芯片的结构做出整体规划，包括定义core面积、设置row结构、摆放端口pad位置、在core中放置振荡器和设计电源网络等。
本设计为pad限制，而且对芯片封装时引脚的排列顺序是固定，另外自行设计具有80 ma灌电流的i/o pad和标准i/o pad宽度不同，因此要对pad的摆放进行认真研究，以达到芯片的面积最小。本设计采用编写i/o分配文件，提供偏移量(offset)直接指定所有 i/o pad的精确位置，实现pad间以及comers与邻近pad间都是紧密相连，中间不插入任何pad filler单元，从而达到芯片面积最小。
在以往的电源网络设计中，由于没有合适的方法，通常是根据经验进行，而且对电源网络的分析和验证，通常放在版图设计完成之后，这样带来的问题是假如电源网络设计不能满足要求，就会导致版图设计的不断反复，延长芯片的设计周期，推迟芯片上市时间。因此，本芯片电源网络设计采用刚开始时在不考虑电路的时序收敛等条件下快速的完成版图设计流程，进行功耗分析得到芯片core功耗为2.873 4 mw，然后根据芯片core功耗来设计电源网络。由于本设计为pad限制，经计算并留出较大的余量将电源环的宽度设为15 μm，中间放置一条宽度为10 μm水平电源条。
将振荡器移到core内部将其位置固定并给它加电源环后，在进行电源网络连接时会出现如图2所示打上“×”的错误标记，对这种问题的解决办法是执行addhalotoblock命令，用ruler去测量振荡器到4边的外围的距离进行设置即可解决该问题。
2.3 布局
布局就是放置电子产品面板控制芯片中各个标准单元位置的过程，在布局期间要求优化一个特定的目标函数，这个目标函数通常包括时序、连线长度、拥塞等。本设计采用时序驱动布局将关键路径上的单元放得很近，以缩短连线长度来减小关键路径时延。但为了减少拥塞度，要把连线均匀地分布在版图上，以避免局部拥塞的现象，因此对布局时的最大密度设置为50%。通过对时序分析和阻塞分析，可知这种做法既达到时序收敛，又不会出现拥塞，布局效果良好。
2.4 时钟树综合
由于同步设计电路中所有的操作都需要时钟控制来实现同步，而时钟网络在所有信号网络中负载最大、走线最长、要求最苛刻，因此时钟树综合的质量直接影响芯片的性能。时钟树综合的目的在于控制时钟传播延迟、时钟偏移和跳变时间。较大的时钟延迟对解决电路的建立时间问题不利，较大的时钟偏移会增加寄存器锁存不稳定数据的几率，而控制好跳变时间有利于优化时钟树的功耗。本设计先采用在自动cts模式下，根据时钟树规格文件中的时序约束自动决定级别数和缓冲器数，然后根据设计中的具体情况用手动方式修改级别数、缓冲器类型以及所连接的寄存器，以达到尽可能好的效果。通过比较时钟树综合报告文件可知，在自动模式下，时钟偏移为0.13 ns，通过手动修改后时钟偏移为0.078 ns，时钟树综合结果显示，如图3所示。
2.5布线
soc encounter在布线时分为两个阶段完成：预布线和详细布线。预布线时布线工具把整个芯片划分为多个较小的区域，布线器只是估算各个小区域的信号之间最短的连线长度，并以此来计算连线延迟和每个区域的布线拥塞程度，这个阶段并没有生成真正的版图连线。详细布线时考虑信号完整性和时序驱动，同时可修复天线效应、串扰影响和设计规则违反。详细布线工具寻找并修复短路和开路的线，同时完成布线后优化。在详细布线时，routing track定义，布图规划，setnanoroutemode命令参数设置的冲突会引起线的开路。出现开路情况后使用verifytracks命令可以诊断标准单元的线的开路问题，能报告出在blockage内部引脚的距离太远，引脚未对齐，引脚在stripes下面等问题。通过对报告分析，了解原因后进行布局调整直到解决问题。
2.6 可制造性设计
可制造性设计包括消除天线效应(nec0.35cz6h工艺不需要)、加core填充单元(fill1，fill2)、优化接触孔、加金属填充满足金属密度要求。
默认情况下是使用单孔进行上下层之间的连接，在空间允许的情况下可使用双孔或多孔进行连接，使用双孔或多孔的目的是减少过孔电阻、减少电迁移引起的失效，有利于时序收敛和提高良率。布线工具会利用：multiple-cut vias或fat vias替换掉信号过孔达到优化过孔的目的。详细布线时利用插入multi-cut via或fat vias修复串扰。
版图是由一行行等高row组成，由于row放置标准单元的利用率不可能达到100%，因此在row中标准单元之间可能会有大小不等的间隙，这些间隙若不用填充单元进行填充，则在物理验证工具进行设计规则检查时会产生大量drc违规，解决办法是加core填充单元(fill2，fil-l1)。
根据cz6h工艺中的金属密度填充规则对所有金属层加入考虑时序的金属填充，这样可尽量避免在时钟和信号线周围加入金属填充，而更多的是加在电源和地线周围。
2.7 验证
对执行可制造设计后的版图进行连线验证和时序验证。连线验证包括：线是否连上(verify connectivity)、网格是否正确(verify geometry)、金属密度是否达到20%等等，运行后可以检查报告文件，发现金属填充后存在的线与线间距的违规，需要手工进行调整。
时序验证产生报告来检查建立时间、保持时间、最大电容和最大过渡时间是否满足要求，本设计满足要求。
2.8 功耗、电压降和电迁移分析
对设计好的版图进行功率、电压降和电迁移分析结果如图4所示，从中可知使电源/地pad数量、电源环、电源条的设计符合功耗、电压降、电迁移要求。
2.9 输出
版图设计完成后，要从版图中提取进行后端验证所需的信息，如用于形式验证、物理验证、静态时序分析和后仿真的verilog网表文件，用于物理验证工具进行。drc，lvs和lpe的经过各单元gds文件merge后输出的gds文件。将产生的gds文件导入virtuoso layout editor工具加入cover单元并在相应的位置打上labe1标号，最终电子产品面板控制芯片的版图，如图5所示。
3 结束语
对soc encounter输出的版图和网表，用formality工具进行形式验证，用star-rcxt工具提取寄生参数后用primetime工具进行静态时序分析，用物理验证工具calibre进行drc和lvs，采用modesim进行流片之前的后仿真，本设计通过上述的所有验证，成功试制小规模样片，利用搭建的测试台对样片进行验证证明达到了设计的要求。
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2 版图设计
根据版图设计流程对电子产品面板控制芯片进行版图设计，并针对设计中出现的问题提出具体解决办法。
2.1 设计输入
设计输入是版图设计前的准备工作，需要输入下列4种文件：由前端综合生成的网表文件、时序约束文件、硬宏单元相关文件和由芯片制造厂家提供华虹nec 0.35 μm cz6h 1p3al工艺库相关文件。
工艺库中含有工艺数据、自动布局布线用的库单元物理信息及其时序信息(定义了标准单元和输入输出单元的时延信息用于静态时序分析)等。标准单元工艺库由华虹nec提供，但对于所提供的cz6h_io_3al.lef文件，电源vdd pad(hqiv5a1b)和gndpad(qic0a00)无法与core中的电源网络相连，因此需要修改lef文件：在hqiv5a1b中pin vdd的定义中加入一行class core，在qig0a00中pin gnd的定义中也加入一行class core即可实现连接。
另外利用版图设计工具virtuoso layout editor画的振荡器和大驱动电流io pad版图，需要采用abstract generator工具将版图转变成soc encounter所需的lef文件和时序信息文件。但对于振荡器会出现电源/地无法与core中的电源网络相连，因此需要手动修改lef文件：在pin vdd的定义中加入一行use power，在pin gnd的定义中加入一行use ground即可实现连接。
由dc综合工具生成网表用的soc encounter工具进行版图设计时，需在该网表中加入电源/地pad单元和为不同侧pad电源环提供电源网络连接的padcomer单元等。另外，在 dc综合后将导出1个时间约束文件，该文件用于soc encounter 工具约束布局布线阶段的时序信息。
2.2 平面规划
平面规划是对电子产品面板控制芯片的结构做出整体规划，包括定义core面积、设置row结构、摆放端口pad位置、在core中放置振荡器和设计电源网络等。
本设计为pad限制，而且对芯片封装时引脚的排列顺序是固定，另外自行设计具有80 ma灌电流的i/o pad和标准i/o pad宽度不同，因此要对pad的摆放进行认真研究，以达到芯片的面积最小。本设计采用编写i/o分配文件，提供偏移量(offset)直接指定所有 i/o pad的精确位置，实现pad间以及comers与邻近pad间都是紧密相连，中间不插入任何pad filler单元，从而达到芯片面积最小。
在以往的电源网络设计中，由于没有合适的方法，通常是根据经验进行，而且对电源网络的分析和验证，通常放在版图设计完成之后，这样带来的问题是假如电源网络设计不能满足要求，就会导致版图设计的不断反复，延长芯片的设计周期，推迟芯片上市时间。因此，本芯片电源网络设计采用刚开始时在不考虑电路的时序收敛等条件下快速的完成版图设计流程，进行功耗分析得到芯片core功耗为2.873 4 mw，然后根据芯片core功耗来设计电源网络。由于本设计为pad限制，经计算并留出较大的余量将电源环的宽度设为15 μm，中间放置一条宽度为10 μm水平电源条。
将振荡器移到core内部将其位置固定并给它加电源环后，在进行电源网络连接时会出现如图2所示打上“×”的错误标记，对这种问题的解决办法是执行addhalotoblock命令，用ruler去测量振荡器到4边的外围的距离进行设置即可解决该问题。
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2.5布线
soc encounter在布线时分为两个阶段完成：预布线和详细布线。预布线时布线工具把整个芯片划分为多个较小的区域，布线器只是估算各个小区域的信号之间最短的连线长度，并以此来计算连线延迟和每个区域的布线拥塞程度，这个阶段并没有生成真正的版图连线。详细布线时考虑信号完整性和时序驱动，同时可修复天线效应、串扰影响和设计规则违反。详细布线工具寻找并修复短路和开路的线，同时完成布线后优化。在详细布线时，routing track定义，布图规划，setnanoroutemode命令参数设置的冲突会引起线的开路。出现开路情况后使用verifytracks命令可以诊断标准单元的线的开路问题，能报告出在blockage内部引脚的距离太远，引脚未对齐，引脚在stripes下面等问题。通过对报告分析，了解原因后进行布局调整直到解决问题。
2.6 可制造性设计
可制造性设计包括消除天线效应(nec0.35cz6h工艺不需要)、加core填充单元(fill1，fill2)、优化接触孔、加金属填充满足金属密度要求。
默认情况下是使用单孔进行上下层之间的连接，在空间允许的情况下可使用双孔或多孔进行连接，使用双孔或多孔的目的是减少过孔电阻、减少电迁移引起的失效，有利于时序收敛和提高良率。布线工具会利用：multiple-cut vias或fat vias替换掉信号过孔达到优化过孔的目的。详细布线时利用插入multi-cut via或fat vias修复串扰。
版图是由一行行等高row组成，由于row放置标准单元的利用率不可能达到100%，因此在row中标准单元之间可能会有大小不等的间隙，这些间隙若不用填充单元进行填充，则在物理验证工具进行设计规则检查时会产生大量drc违规，解决办法是加core填充单元(fill2，fil-l1)。
根据cz6h工艺中的金属密度填充规则对所有金属层加入考虑时序的金属填充，这样可尽量避免在时钟和信号线周围加入金属填充，而更多的是加在电源和地线周围。
2.7 验证
对执行可制造设计后的版图进行连线验证和时序验证。连线验证包括：线是否连上(verify connectivity)、网格是否正确(verify geometry)、金属密度是否达到20%等等，运行后可以检查报告文件，发现金属填充后存在的线与线间距的违规，需要手工进行调整。
时序验证产生报告来检查建立时间、保持时间、最大电容和最大过渡时间是否满足要求，本设计满足要求。
2.8 功耗、电压降和电迁移分析
对设计好的版图进行功率、电压降和电迁移分析结果如图4所示，从中可知使电源/地pad数量、电源环、电源条的设计符合功耗、电压降、电迁移要求。
2.9 输出
版图设计完成后，要从版图中提取进行后端验证所需的信息，如用于形式验证、物理验证、静态时序分析和后仿真的verilog网表文件，用于物理验证工具进行。drc，lvs和lpe的经过各单元gds文件merge后输出的gds文件。将产生的gds文件导入virtuoso layout editor工具加入cover单元并在相应的位置打上labe1标号，最终电子产品面板控制芯片的版图，如图5所示。
3 结束语
对soc encounter输出的版图和网表，用formality工具进行形式验证，用star-rcxt工具提取寄生参数后用primetime工具进行静态时序分析，用物理验证工具calibre进行drc和lvs，采用modesim进行流片之前的后仿真，本设计通过上述的所有验证，成功试制小规模样片，利用搭建的测试台对样片进行验证证明达到了设计的要求。
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