基于Zedboard FPGA的VGA图像信号采集系统的设计
摘要：根据vga(video graphic array)的原理[1]，采用vhdl硬件描述语言，设计了一种基于zedboard fpga板卡的图像显示方案。实验结果表明，在fpga实现图片显示，达到了预期的效果，依据该原理，可以实现图像的采集及在vga显示屏上显示的实现。
引言
利用fpga产生vga时序信号和发送图像信息，并将其作为图像信号采集系统，将大大减小图像开发的难度和投入[2]。显示器的显示有许多标准，常见的有vga、 svga等。在本设计中，设计了一种基于xilinx公司7系列fpga的vga图像显示控制器，并在zedboard板卡上进行了测试，并成功地在显示器上显示了企鹅的头像。利用该原理，可以脱离pc机实现图像显示的功能，减少成本投入。
vga的原理
vga作为一种标准的显示接口得到了广泛的应用。常见的彩色显示器一般由crt(阴极射线管)构成，彩色是由r、g、b (红: red、绿: green、蓝:b1ue)三色组成。显示是采用逐行扫描的方式，阴极射线枪发出的电子束打在涂有荧光粉的荧光屏上，产生rgb三基色，最后合成一个彩色图像[3]。在vga接口协议中，不同的显示模式因为有不同的分辨率或不同的刷新频率，所以其时序也不相同[4]。对于每种显示模式的时序，vga都有严格的工业标准。图1、图2为vga行扫描、场扫描的时序图。
图片显示原理
首先利用image2lcd软件，将我们所需要的图片转换为二进制的文件，需要注意的是对于不同的vga接口设计方式，需要转换的文件格式也是不一样的，在这里，设置生成256色的图片文件。
图片显示需要将图片的信息发送到vga接口，该设计采用的方案是在对像素进行计数、场计数的时候，就把图片信息直接赋值给颜色信号r、g、b，需要对图片的显示像素一一判断对应的位置。
fpga系统的实现
在这里我们采用zedboard板卡作为控制核心，其板卡的vga接口原理图如图3所示。
时序信号
zedboard提供了50mhz的时钟信号，vga 显示需要的是 25.175 mhz的时钟， 所以在设计时首先要对时钟信号进行二分频，得到 25 mhz 的时钟频率。我们采用分频后的信号作为hs和vs的时序信号。其vhdl程序设计如下：
process(clk_25m) --此处实现的在分频信号下，产生场扫描和行扫描的信号
begin
if clk_25m'event and clk_25m='1'
then
if(hclk=800) then hclk<=0;
else hclk=656 and hclk<752 then
hs1<='0';
else hs1<='1';
end if;
end if;
end process;
process(hs1)
variable cnt :integer range 0 to 1000
:=0;
begin
if hs1'event and hs1='0' then
if vclk=524 then vclk<=0;
else vclk= 491 and vclk<492 then
vs1<='0';
else vs1=100 and vclk=100 and hclk<250 ) then
d a t 1 < = b u f ( ( v c l k -
100)*150+(hclk-100));
else dat1<=00000000;
end if;
end if;
图像输出
利用zedboard的vga接口进行数据和时序信号的输出。
hs<=hs1;
vs<=vs1;--行、场信号输出
dat<=data1;--数据输出
结束语
利用fpga控制vga进行图像的输出，克服了以往必须使用pc机作为控制的弊端，减少了成本的投入。依据本设计的原理，可以采用fpga的fifo的ip核作为数据的存储单元，实现动态图像的显示，对于实现小型控制系统具有重要的意义。
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图片显示原理
首先利用image2lcd软件，将我们所需要的图片转换为二进制的文件，需要注意的是对于不同的vga接口设计方式，需要转换的文件格式也是不一样的，在这里，设置生成256色的图片文件。
图片显示需要将图片的信息发送到vga接口，该设计采用的方案是在对像素进行计数、场计数的时候，就把图片信息直接赋值给颜色信号r、g、b，需要对图片的显示像素一一判断对应的位置。
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process(clk_25m) --此处实现的在分频信号下，产生场扫描和行扫描的信号
begin
if clk_25m'event and clk_25m='1'
then
if(hclk=800) then hclk<=0;
else hclk=656 and hclk<752 then
hs1<='0';
else hs1<='1';
end if;
end if;
end process;
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:=0;
begin
if hs1'event and hs1='0' then
if vclk=524 then vclk<=0;
else vclk= 491 and vclk<492 then
vs1<='0';
else vs1=100 and vclk=100 and hclk<250 ) then
d a t 1 < = b u f ( ( v c l k -
100)*150+(hclk-100));
else dat1<=00000000;
end if;
end if;
图像输出
利用zedboard的vga接口进行数据和时序信号的输出。
hs<=hs1;
vs<=vs1;--行、场信号输出
dat<=data1;--数据输出
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