关于数字电路的七大知识点
题目：数制转换
r进制数转换为十进制数：按权展开，相加
十进制数转化为r进制数：整数部分，除r取余法，除到商为0为止。小数部分，乘r取整法，乘到积为0为止。
二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。
二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。
题目：逻辑函数及其化简
公式法
卡诺图法
题目：什么是冒险和竞争，如何消除？
下面这个电路，使用了两个逻辑门，一个非门和一个与门，本来在理想情况下f的输出应该是一直稳定的0输出，但是实际上每个门电路从输入到输出是一定会有时间延迟的，这个时间通常叫做电路的开关延迟。而且制作工艺、门的种类甚至制造时微小的工艺偏差，都会引起这个开关延迟时间的变化。
实际上如果算上逻辑门的延迟的话，那么f最后就会产生毛刺。信号由于经由不同路径传输达到某一汇合点的时间有先有后的现象，就称之为竞争，由于竞争现象所引起的电路输出发生瞬间错误的现象，就称之为冒险，fpga设计中最简单的避免方法是尽量使用时序逻辑同步输入输出。
加滤波电容，消除毛刺的影响
加选通信号，避开毛刺
增加冗余项，消除逻辑冒险。
题目：用与非门等设计一个全加法器
题目：mos逻辑门
与非门：上并下串（上为pmos，下为nmos）
或非门：上串下并（上为pmos，下为nmos）
反相器（上为pmos，下为nmos）
练习：画出y = a·b + c的cmos电路图
y = （a·b + c）” = （（a·b）’·c’）’，一个反相器，两个而输入与非门。
题目：用d触发器带同步高置数和异步高复位端的二分频的电路，画出逻辑电路，verilog描述。
reg q;
always @（posedge clk or posedge rst）begin
if（rst == 1‘b1）
q 《= 1’b0;
else if（set == 1‘b1）
q 《= 1’b1;
else
q 《= ~q;
end
题目：asic中低功耗的设计方法和思路（不适用于fpga）
合理规划芯片的工作模式，通过功耗管理模块控制芯片各模块的clock，reset起到控制功耗的目的。
门控时钟（clockgateing）：有效降低动态功耗
多电压供电：通过控制模块的电压来降低功耗
多阈值电压
基于虚拟仪器和CAN总线技术实现车用驱动电机测试集成方案
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旁路电容器的重要作用（下）
菲律宾Now Telecom选择诺基亚部署独立组网5G
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实际上如果算上逻辑门的延迟的话，那么f最后就会产生毛刺。信号由于经由不同路径传输达到某一汇合点的时间有先有后的现象，就称之为竞争，由于竞争现象所引起的电路输出发生瞬间错误的现象，就称之为冒险，fpga设计中最简单的避免方法是尽量使用时序逻辑同步输入输出。
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增加冗余项，消除逻辑冒险。
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与非门：上并下串（上为pmos，下为nmos）
或非门：上串下并（上为pmos，下为nmos）
反相器（上为pmos，下为nmos）
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y = （a·b + c）” = （（a·b）’·c’）’，一个反相器，两个而输入与非门。
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reg q;
always @（posedge clk or posedge rst）begin
if（rst == 1‘b1）
q 《= 1’b0;
else if（set == 1‘b1）
q 《= 1’b1;
else
q 《= ~q;
end
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