FPGA设计工程师努力的方向？数字IC设计师常见面试题！
1. fpga设计工程师努力的方向？sopc、高速串行i/o、低功耗、可靠性、可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，fpga设计也朝着高速、高集成度、低功耗、高可靠性、高可测、可验证性发展。
2. fpga设计中对时钟的使用？fpga芯片有固定的时钟路径，这些路径能有效减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用fpga芯片自带的时钟管理器如pll、dll或dcm，或者把逻辑转换到触发器的d输入（这些也是对时钟逻辑操作的替代方案）。
3. fpga设计如何实现同步时序电路的延时？异步电路一般是通过加buffer、两级与非门等来实现延时，但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一般是通过高速时钟产生计数器，通过计数器来控制延时，对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
4. fpga中可以综合实现为ram、rom、cam的是那种资源及其注意事项？三种资源：block ram，触发器（ff）、查找表（lut）5. hdl语言的层次概念？hdl语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级、行为级、寄存器传输级、门级。系统级、算法级、rtl级（行为级）、门级、开关级。
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3. fpga设计如何实现同步时序电路的延时？异步电路一般是通过加buffer、两级与非门等来实现延时，但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一般是通过高速时钟产生计数器，通过计数器来控制延时，对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
4. fpga中可以综合实现为ram、rom、cam的是那种资源及其注意事项？三种资源：block ram，触发器（ff）、查找表（lut）5. hdl语言的层次概念？hdl语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级、行为级、寄存器传输级、门级。系统级、算法级、rtl级（行为级）、门级、开关级。
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