微控制器如何来实现内部可编程逻辑
（文章来源：ofweek）
四家公司（atmel、赛普拉斯、microchip和nxp）均可提供“胶连”逻辑，帮助减轻主处理器的负荷，或是无需使用外部逻辑。就提供的逻辑模块类型和这些逻辑模块彼此互联的方式以及与定时器、uart和io引脚等板载模块互联的方式而言，每家公司都采取了不同的方法。
因此有必要了解这些厂家各自是如何实现内部可编程逻辑的，以便为选择最适合自己项目的解决方案做出最佳决策。只要一个简单的内部and或者or门控就足以避免使用外部组件，或是改善cpu性能。所有四种方法都支持用定制逻辑门控输入和输出信号。这类方法可借助时钟门控输入，以便使用计数器测量外部时钟频率。这四类逻辑模块均支持的一个简单例子是一种调制uart输出，使之用于ir通信的方法。在此例中，不仅有图1所示的内部and门控，还能够将来自时钟或计数器的信号及uarttx输出路由到and门控。
atmelxcl模块内置两个lut（查找表）模块，配套两个8位定时器/计数器模块。这两个lut不必连接到定时器/计数器模块，而是与uart、event模块或io引脚互联。这两个lut可用作两个独立的2输入单元或一个单独的3输入单元。该逻辑模块可配置为组合逻辑。它们也可配置为顺序逻辑功能，例如d触发器、d锁存器或rs锁存器。由于能够与其它逻辑模块和io引脚互联，这些简单的lut模块能够方便地让设计人员避免使用某些外部逻辑，或者节省cpu周期。例如atmelxcl模块应用手册解释了如何配置xcl模块，以避免在产生额外cpu开销或使用外部逻辑的情况下，为uart输出提供曼彻斯特编码。avrxmegae器件内置一个xcl模块。
microchipclc允许用户从八路输入中选择最多四个信号。这些输入可以是两个io引脚、内部时钟、外设或寄存器位的组合。这四个信号随后路由到可编程逻辑模块中。该逻辑模块可编程为and-or、or-xor、4输入and、s-r锁存器的8种组合之一，也可配置为4种其它触发器组合之一。其中的实例之一演示了如何配置这些模块以解码正交信号。在不使用这些额外的逻辑模块情况下，cpu需要以高得多的速率采样信号，才能避免正处于转换阶段的信号发生伪旋转，让cpu只被有效转换中断。microchippic10（l）f320/322器件每个都包含一个clc模块，而每个clc模块都包含四个图3所示的模块。
nxp提供的用户可配置逻辑被称为模式匹配引擎。该逻辑模块的输入可选择最大八个gpio输入。这八个输入可为复杂的布尔表达生成乘积项。这些输出可用于触发中断，驱动特殊io引脚，或是路由到下一个逻辑模块或slice。其它特性则支持上升或下降信号以及反相信号的边缘检测。该附加硬件经配置后，只有发生复杂（或简单）事件组合时才中断cpu。nxplpc81x器件内置一个模式匹配引擎。
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四家公司（atmel、赛普拉斯、microchip和nxp）均可提供“胶连”逻辑，帮助减轻主处理器的负荷，或是无需使用外部逻辑。就提供的逻辑模块类型和这些逻辑模块彼此互联的方式以及与定时器、uart和io引脚等板载模块互联的方式而言，每家公司都采取了不同的方法。
因此有必要了解这些厂家各自是如何实现内部可编程逻辑的，以便为选择最适合自己项目的解决方案做出最佳决策。只要一个简单的内部and或者or门控就足以避免使用外部组件，或是改善cpu性能。所有四种方法都支持用定制逻辑门控输入和输出信号。这类方法可借助时钟门控输入，以便使用计数器测量外部时钟频率。这四类逻辑模块均支持的一个简单例子是一种调制uart输出，使之用于ir通信的方法。在此例中，不仅有图1所示的内部and门控，还能够将来自时钟或计数器的信号及uarttx输出路由到and门控。
atmelxcl模块内置两个lut（查找表）模块，配套两个8位定时器/计数器模块。这两个lut不必连接到定时器/计数器模块，而是与uart、event模块或io引脚互联。这两个lut可用作两个独立的2输入单元或一个单独的3输入单元。该逻辑模块可配置为组合逻辑。它们也可配置为顺序逻辑功能，例如d触发器、d锁存器或rs锁存器。由于能够与其它逻辑模块和io引脚互联，这些简单的lut模块能够方便地让设计人员避免使用某些外部逻辑，或者节省cpu周期。例如atmelxcl模块应用手册解释了如何配置xcl模块，以避免在产生额外cpu开销或使用外部逻辑的情况下，为uart输出提供曼彻斯特编码。avrxmegae器件内置一个xcl模块。
microchipclc允许用户从八路输入中选择最多四个信号。这些输入可以是两个io引脚、内部时钟、外设或寄存器位的组合。这四个信号随后路由到可编程逻辑模块中。该逻辑模块可编程为and-or、or-xor、4输入and、s-r锁存器的8种组合之一，也可配置为4种其它触发器组合之一。其中的实例之一演示了如何配置这些模块以解码正交信号。在不使用这些额外的逻辑模块情况下，cpu需要以高得多的速率采样信号，才能避免正处于转换阶段的信号发生伪旋转，让cpu只被有效转换中断。microchippic10（l）f320/322器件每个都包含一个clc模块，而每个clc模块都包含四个图3所示的模块。
nxp提供的用户可配置逻辑被称为模式匹配引擎。该逻辑模块的输入可选择最大八个gpio输入。这八个输入可为复杂的布尔表达生成乘积项。这些输出可用于触发中断，驱动特殊io引脚，或是路由到下一个逻辑模块或slice。其它特性则支持上升或下降信号以及反相信号的边缘检测。该附加硬件经配置后，只有发生复杂（或简单）事件组合时才中断cpu。nxplpc81x器件内置一个模式匹配引擎。
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