14通道分配的单芯片时钟发生器解决了网络中的时序挑战等难题
全球对通信服务的需求持续增长，制造商必须不断降低新安装的网络设备的规模和成本，同时坚持高标准的服务和质量。构建强大网络的一部分是管理时钟。时钟和时序要求包括有线和无线网络集线器的系统级同步，以及高密度收发器机柜内的本地信号分配。为了应对这一系列广泛的设计挑战，公司聘请信号完整性专家来解释规范，监督测试，并推荐保证在整个网络中保持干净，低抖动时钟的组件。
询问任何信号完整性专家的时间抖动，他/她可能会概述分布式组件所带来的挑战，这些挑战一个接一个地影响系统的总抖动预算。时钟上的时间抖动是边缘不确定性的度量。所有系统都可以容忍一些时钟边沿不确定性。但是当时钟边缘越来越随机时出现时，系统开始崩溃。缺少一个时钟周期可能导致发送器和接收器失去同步。
当时间抖动限制系统的总体信噪比或误码率时，数据可能会丢失。在移动网络中，这可能会降低通话质量，甚至掉线。
考虑一个需要串联四个时钟功能的系统：倍频，分频，相位偏移和电平转换。如果每个功能由单独的组件执行，则必须在数学上组合每个设备的时间抖动以计算总时钟路径抖动。四个级联组件，每个具有1.5皮秒（ps）rms的抖动规格，产生3 ps rms的总抖动（注意：平方和方法的平方根适用）。
因此，完整的时钟路径具有两倍于各个组件的抖动。
现在将其与所有关键时序功能集成到单个器件中的解决方案进行比较 - 一个完整的锁相环（pll），包括电压控制用于倍频的振荡器（vco），具有内置相位偏移功能的五通道分频器，以及提供lvpecl，lvds或cmos电平选择的时钟输出驱动器。采用集成方法，可将总时钟路径抖动控制在远低于1 ps rms。
adi公司的ad9516集成2.8 ghz时钟发生器，具有14通道分配，使网络设计人员能够产生14个干净，低抖动单芯片时钟。此外，ad9516在其六个lvpecl输出之间提供低时间偏移。这种能力意味着设计人员可以确保所有六个时钟边沿都出现在明确定义的时间窗内。 lvds / cmos通道包括可编程延迟线，可用于补偿系统其他部分的延迟。两个输入-a和b-功能自动切换，在参考时钟故障时提供保护。最后，由于独立振荡器是网络中最可能出现故障的组件之一，因此ad9516通过在片上集成vco来提高整体系统可靠性。
adi公司提供各种时钟和定时解决方案，使信号完整性工程师能够在降低新设备尺寸和成本的同时保持性能。有关数据表，免费样品和更多信息，请访问www.analog.com/clock-timing/ad9516。
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因此，完整的时钟路径具有两倍于各个组件的抖动。
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