Xilinx FPGA用户约束文件
fpga设计中的约束文件有3类：用户设计文件（.ucf文件）、网表约束文件（.ncf文件）以及物理约束文件（.pcf文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写ucf文件，然后ucf文件和设计综合后生成ncf文件，最后再经过实现后生成pcf 文件。ucf文件是asc 2码文件，描述了逻辑设计的约束，可以用文本编辑器和xilinx约束文件编辑器进行编辑。ncf约束文件的语法和ucf文件相同，二者的区别在于： ucf文件由用户输入，ncf文件由综合工具自动生成，当二者发生冲突时，以ucf文件为准，这是因为ucf的优先级最高。pcf文件可以分为两个部分：一部分是映射产生的物理约束，另一部分是用户输入的约束，同样用户约束输入的优先级最高。一般情况下，用户约束都应在ucf文件中完成，不建议直接修改 ncf文件和pcf文件。
约束文件的后缀是.ucf，所以一般也被称为ucf文件。创建约束文件有两种方法，一种是通过新建方式，另一种则是利用过程管理器来完成。
第一种方法：新建一个源文件，在代码类型中选取“implementation constrains file”，在“file name”中输入约束文件的名称。单击“next”按键进入模块选择对话框，选择要约束的模块，然后单击“next”进入下一页，再单击“finish” 按键完成约束文件的创建。
第二种方法：在工程管理区中，将“source for”设置为“synthesis/implementation”。“constrains editor”是一个专用的约束文件编辑器，双击过程管理区中“user constrains”下的“create timing constrains”就可以打开“constrains editor”。
需要注意的是，ucf文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。但是关键字net是不区分大小写的。
ucf文件的语法说明：
1．语法
ucf文件的语法为：
{net|inst|pin} signal_name attribute;
其中，“signal_name”是指所约束对象的名字，包含了对象所在层次的描述；“attribute”为约束的具体描述；语句必须以分号“；”结束。可以用“#”或“”添加注释。需要注意的是：ucf文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字可以是大写、小写甚至大小写混合。例如：
net clk loc = p30;
“clk”就是所约束信号名，loc = p30；是约束具体的含义，将clk信号分配到fpga的p30管脚上。
对于所有的约束文件，使用与约束关键字或设计环境保留字相同的信号名会产生错误信息，除非将其用 括起来，因此在输入约束文件时，最好用 将所有的信号名括起来。2．通配符
在ucf文件中，通配符指的是“*”和“?”。“*”可以代表任何字符串以及空，“?”则代表一个字符。在编辑约束文件时，使用通配符可以快速选择一组信号，当然这些信号都要包含部分共有的字符串。例如：
net *clk? fast;
将包含“clk”字符并以一个字符结尾的所有信号，并提高了其速率。
在位置约束中，可以在行号和列号中使用通配符。例如：
inst /clk_logic 遍历level1种的模块，但不遍历更低层的模块管脚和区域约束语法（也可以通过floorplanner约束）
loc约束是fpga设计中最基本的布局约束和综合约束，能够定义基本设计单元在fpga芯片中的位置，可实现绝对定位、范围定位以及区域定位。此外， loc还能将一组基本单元约束在特定区域之中。loc语句既可以书写在约束文件中，也可以直接添加到设计文件中。换句话说，ise中的fpga底层工具编辑器（fpga editor）、布局规划器（floorplanner）和引脚和区域约束编辑器的主要功能都可以通过loc语句完成。
loc语句语法
inst instance_name loc = location;
其中“location”可以是fpga芯片中任一或多个合法位置。如果为多个定位，需要用逗号“,”隔开，如下所示：
loc = location1,location2,...,locationx;
目前，还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是，多位置约束并不是将设计定位到所有的位置上，而是在布局布线过程中，布局器任意挑选其中的一个作为最终的布局位置。范围定位的语法为：
inst “instance_name” loc=location:location [soft];
表 常用的loc定位语句
常用的loc定位语句
使用loc完成端口定义时，其语法如下：
net top_module_port loc = chip_port;
其中，“top_module_port”为用户设计中顶层模块的信号端口，“chip_port”为fpga芯片的管脚名。
loc语句中是存在优先级的，当同时指定loc端口和其端口连线时，对其连线约束的优先级是最高的。
2．loc属性说明
loc语句通过加载不同的属性可以约束管脚位置、clb、slice、tbuf、块ram、硬核乘法器、全局时钟、数字锁相环（dll）以及dcm模块等资源，基本涵盖了fpga芯片中所有类型的资源。由此可见，loc语句功能十分强大，下表出了loc的常用属性。
时序约束的语法
时序约束的语法（也可通过constraint editor约束）
ucf文件中时序约束的语法
约束ucf文件，从constrains editor直接输入是最方便、最直接的添加约束的方法了。以下是几种常用的语法：
1）周期约束
period约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据period约束检查时钟域内所有同步元件的时序是否满足要求，它将检查与同步时序约束端口相连接的所有路径的延迟，但是不会检查pad到寄存器的路径。
附加时钟周期约束的首选方法（preferred method）语法如下：
timespec “ts_identifier” = period “tnm_reference” period {high|low} [high_or_low_time]
其中“[]”内为可选项，“{}”为必选项，参数period为要求的时钟周期，可以使用ps、ns、us或者ms等单位，大小写都可以，缺省单位为ns。 high|low关键词指出时钟周期里的第一个脉冲是高电平还是低电平，而high_or_low_time为脉冲的延续时间，缺省单位也是ns，如果不提供该项，则缺省占空比为50%。
timespec是一个基本时序相关约束标识，表示本约束为时序规范。tsidentifier包括字母ts和一个标识符identifier（为ascii码字符串）共同组成一个时序规范。
例如定义时钟周期约束时，首先在时钟网线clk上附加一个tnm_net约束，把clk驱动的所有同步元件定义为一个名为sys_clk的分组，然后使用timespec约束定义时钟周期。
net “clk” tnm_net=”sys_clk”; #定义clk驱动的所有同步元件为sys_clk的分组
timespec “ts_sys_clk”= period “sys_clk” 50 high 30; #定义可引用的时序规范ts_sys_clk，
#这个规范规定sys_clk组的时钟情况
而定义派生时钟的语法如下：
timespec “tsidentifier_2”=period “timegroup_name” “tsidentifier_1” [*or/] factor phase [+|-] phase_value [units]; #定义第二个时序规范tsidentifier_2，其内容是名为timegroup_name的分组是第
#一个时序规范tsidentifier_1派生的
其中tsidentifier_2为要定义的派生时钟，tsidentifier_1为已经定义的时钟，factor指出两者周期的辈数关系，是一个浮点数。phase_value指出两者之间的相位关系，为浮点数。例如：
定义主时钟clk0：
timespec “ts01” = period “clk0” 10.0 ns;
定义派生时钟clk180，其相位与主时钟相差180°：
timespec “ts02” = period “clk180” ts01 phase + 5.0 ns;
定义派生时钟clk180_2,其周期为主时钟的1/2，并延迟2.5ns：
timespec “ts03” = period “clk180_2” ts01 /2 phase + 2.5 ns;
2)偏移约束
偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只用于与pad相连的（端口）信号，不能用于内部信号。使用该约束可以为综合实现工具指出输入数据到达的时刻，或者输出数据稳定的时刻，从而在综合实现中调整布局布线过程，使正在开发的fpga/cpld的输入建立时间以及下一级电路的输入建立时间满足要求。
基本语法如下：
offset = {in|out} “offset_time” [units] {before|after} “clk_name” [timegrp “group_name”];
其中{in|out}说明约束的是输入还是输出，offset_time为fpga引脚数据变化与有效时钟沿之间的时间差，before|after说明该时间差在有效时钟沿的前面还是后面，timegrp “group_name”定义了约束的触发器组，缺省时约束该时钟驱动的所有触发器。
3）分组约束
使用tnm（timing name）约束可以选出构成一个分组的元件，并赋予一个名字，以便给它们附加约束。tnm_net（timing name for nets）约束只加在网线上，其作用与tnm加在网上时基本相同，即把该网线所在路径上的所有有效同步元件作为命名组的一部分。不同之处在于当tnm约束加在pad net上时，tnm的值将被赋予pad，而不是该网线所在的路径上的同步元件，即tnm约束不能穿过ibuf。而用tnm_net约束就不会出现这种情况。
4）专门约束
附加约束的一般策略是首先附加整体约束，例如period、offset等，然后对局部的电路附加专门约束，这些专门约束通常比整体约束宽松，通过在可能的地方尽量放松约束可以提高布线通过率，减小布局布线的时间。
from_to约束在两个组之间定义时序约束，对两者之间的逻辑和布线延迟进行控制，这两个组可以是用户定义的，也可以是与定义的。用户可以使用tnm_net、tnm和timegrp定义组，而与定义组主要包括ffs、latches、pads和rams等。语法如下：
timespec “tsname” = from “group1” to “group2” value;
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约束文件的后缀是.ucf，所以一般也被称为ucf文件。创建约束文件有两种方法，一种是通过新建方式，另一种则是利用过程管理器来完成。
第一种方法：新建一个源文件，在代码类型中选取“implementation constrains file”，在“file name”中输入约束文件的名称。单击“next”按键进入模块选择对话框，选择要约束的模块，然后单击“next”进入下一页，再单击“finish” 按键完成约束文件的创建。
第二种方法：在工程管理区中，将“source for”设置为“synthesis/implementation”。“constrains editor”是一个专用的约束文件编辑器，双击过程管理区中“user constrains”下的“create timing constrains”就可以打开“constrains editor”。
需要注意的是，ucf文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。但是关键字net是不区分大小写的。
ucf文件的语法说明：
1．语法
ucf文件的语法为：
{net|inst|pin} signal_name attribute;
其中，“signal_name”是指所约束对象的名字，包含了对象所在层次的描述；“attribute”为约束的具体描述；语句必须以分号“；”结束。可以用“#”或“”添加注释。需要注意的是：ucf文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字可以是大写、小写甚至大小写混合。例如：
net clk loc = p30;
“clk”就是所约束信号名，loc = p30；是约束具体的含义，将clk信号分配到fpga的p30管脚上。
对于所有的约束文件，使用与约束关键字或设计环境保留字相同的信号名会产生错误信息，除非将其用 括起来，因此在输入约束文件时，最好用 将所有的信号名括起来。2．通配符
在ucf文件中，通配符指的是“*”和“?”。“*”可以代表任何字符串以及空，“?”则代表一个字符。在编辑约束文件时，使用通配符可以快速选择一组信号，当然这些信号都要包含部分共有的字符串。例如：
net *clk? fast;
将包含“clk”字符并以一个字符结尾的所有信号，并提高了其速率。
在位置约束中，可以在行号和列号中使用通配符。例如：
inst /clk_logic 遍历level1种的模块，但不遍历更低层的模块管脚和区域约束语法（也可以通过floorplanner约束）
loc约束是fpga设计中最基本的布局约束和综合约束，能够定义基本设计单元在fpga芯片中的位置，可实现绝对定位、范围定位以及区域定位。此外， loc还能将一组基本单元约束在特定区域之中。loc语句既可以书写在约束文件中，也可以直接添加到设计文件中。换句话说，ise中的fpga底层工具编辑器（fpga editor）、布局规划器（floorplanner）和引脚和区域约束编辑器的主要功能都可以通过loc语句完成。
loc语句语法
inst instance_name loc = location;
其中“location”可以是fpga芯片中任一或多个合法位置。如果为多个定位，需要用逗号“,”隔开，如下所示：
loc = location1,location2,...,locationx;
目前，还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是，多位置约束并不是将设计定位到所有的位置上，而是在布局布线过程中，布局器任意挑选其中的一个作为最终的布局位置。范围定位的语法为：
inst “instance_name” loc=location:location [soft];
表 常用的loc定位语句
常用的loc定位语句
使用loc完成端口定义时，其语法如下：
net top_module_port loc = chip_port;
其中，“top_module_port”为用户设计中顶层模块的信号端口，“chip_port”为fpga芯片的管脚名。
loc语句中是存在优先级的，当同时指定loc端口和其端口连线时，对其连线约束的优先级是最高的。
2．loc属性说明
loc语句通过加载不同的属性可以约束管脚位置、clb、slice、tbuf、块ram、硬核乘法器、全局时钟、数字锁相环（dll）以及dcm模块等资源，基本涵盖了fpga芯片中所有类型的资源。由此可见，loc语句功能十分强大，下表出了loc的常用属性。
时序约束的语法
时序约束的语法（也可通过constraint editor约束）
ucf文件中时序约束的语法
约束ucf文件，从constrains editor直接输入是最方便、最直接的添加约束的方法了。以下是几种常用的语法：
1）周期约束
period约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据period约束检查时钟域内所有同步元件的时序是否满足要求，它将检查与同步时序约束端口相连接的所有路径的延迟，但是不会检查pad到寄存器的路径。
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net “clk” tnm_net=”sys_clk”; #定义clk驱动的所有同步元件为sys_clk的分组
timespec “ts_sys_clk”= period “sys_clk” 50 high 30; #定义可引用的时序规范ts_sys_clk，
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定义主时钟clk0：
timespec “ts01” = period “clk0” 10.0 ns;
定义派生时钟clk180，其相位与主时钟相差180°：
timespec “ts02” = period “clk180” ts01 phase + 5.0 ns;
定义派生时钟clk180_2,其周期为主时钟的1/2，并延迟2.5ns：
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基本语法如下：
offset = {in|out} “offset_time” [units] {before|after} “clk_name” [timegrp “group_name”];
其中{in|out}说明约束的是输入还是输出，offset_time为fpga引脚数据变化与有效时钟沿之间的时间差，before|after说明该时间差在有效时钟沿的前面还是后面，timegrp “group_name”定义了约束的触发器组，缺省时约束该时钟驱动的所有触发器。
3）分组约束
使用tnm（timing name）约束可以选出构成一个分组的元件，并赋予一个名字，以便给它们附加约束。tnm_net（timing name for nets）约束只加在网线上，其作用与tnm加在网上时基本相同，即把该网线所在路径上的所有有效同步元件作为命名组的一部分。不同之处在于当tnm约束加在pad net上时，tnm的值将被赋予pad，而不是该网线所在的路径上的同步元件，即tnm约束不能穿过ibuf。而用tnm_net约束就不会出现这种情况。
4）专门约束
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from_to约束在两个组之间定义时序约束，对两者之间的逻辑和布线延迟进行控制，这两个组可以是用户定义的，也可以是与定义的。用户可以使用tnm_net、tnm和timegrp定义组，而与定义组主要包括ffs、latches、pads和rams等。语法如下：
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