基本组合逻辑功能双向管脚的Verilog HDL源代码
本例程是verilog hdl源代码：关于基本组合逻辑功能中双向管脚的功能实现源代码。
verilog hdl: bidirectional pin
this example implements a clocked bidirectional pin in verilog hdl.
the value of oe determines whether bidir is an input, feeding in inp, or a tri-state, driving out the value b.
module bidirec (oe, clk, inp, outp, bidir);
// port declaration
input oe;
input clk;
input [7:0] inp;
output [7:0] outp;
inout [7:0] bidir;
reg [7:0] a;
reg [7:0] b;
assign bidir = oe ? a : 8'bz ;
assign outp = b;
// always construct
always @ (posedge clk)
begin
b <= bidir;
a <= inp;
end
endmodule
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