基于A/D和DSP的高速数据采集系统方案介绍
中频信号分为和差两路，高速a／d与dsp组成的数据采集系统要分别对这两路信号进行采集。对于两路数据采集电路，a／d与dsp的接口连接是一样的。两个a／d同时将和路与差路信号采样，并分别送入两个fifo;dsp分时从两个fifo中读出采集的数据，完成数据的采集。
1 数据采集系统组成及原理
数据采集系统由a／d、fifo、cpld以及数字信号处理板组成，图1为采集系统的组成框图。
系统中，和路和差路中频信号都是模拟中频信号，经过a／d 芯片将模拟信号变成数字信号，再经过fifo芯片，将采集到的数据送人数字信号处理板。数字信号处理板中的处理器是dsp。dsp的数据线和2片fifo的数据线连接，同时也和cpld连接，地址线和cpld连接。2片fifo芯片的读写控制逻辑由1个cpld进行控制。cpld与上位机的数据线、地址线连接，数字信号处理板通过cpld和上位机通信。
2 芯片的特点及选择
2.1 ad6644高速模数转换器
ad6644是一种单片式的高速、高性能的14位模／数转换器，内含采样保持电路和基准源。ad6644提供兼容3.3 v cmos电平输出;采样速率最高可达65 msps，一般采样速率为40 msps;信噪比典型值为74 db，无杂散动态范围sfdr为100 db;功耗为1.3 w，输入模拟带宽可达250 mhz，温度范围为-25℃～+85℃。
ad6644采用三级子区式的转换结构，既保证了精度又降低了功耗，其功能框图如图2所示。它的模拟信号输入方式是差分结构，每个输入的电压以2.4 v为中心，上下范围在0.55 v以内。由于两个输入的相位相差180°，所以ad6644的模拟输入信号的最大峰一峰值为2.2 v。由图2可以看出，差分模拟输入端先经过缓冲后进入第一个采样保持器（th1）。当编码时钟为高时，th1进入保持状态。th1内保持的值作为粗的5位adc1的输入。adc1的数字输出驱动一个5位数／模转换器dac1。dac1要求具有通过激光校正的14位精度。延迟的模拟信号与dac1的输出相减，产生第一剩余信号，并送给采样保持器th3。采样保持器th2的作用是延迟，为补偿adc1的数字延时提供了模拟延时，使送入th3的两路信号同时到达。
第一剩余信号送人由5位adc2，5位dac2和通道th4组成的第2转换阶段。第2个dac要求具有校正的10位精度。th5的输入是通过由dac2输出与被th4延迟第1个剩余信号而获得的第2个剩余信号相减，th4与th2的作用相同。th5驱动最后6位adc3。adc1、adc2、adc3的数字输出总和与数字误差校正逻辑一起产生最终的输出数据，结果是14位二进制补码编码的并行数据。
2.2 tms320c6713
本模块的dsp芯片选用ti公司的浮点数字信号处理器tms320c6713。tms320c671 3内有8个并行的处理单元，分为相同的两组。其体系结构采用超长指令字（vliw，very long instruction word）结构，单指令长32位，8个指令组成一个指令包，总共字长为8×32=256位。芯片内部设置了专门的指令分配模块，可以将每个256位的指令包同时分配到8个处理单元，并由8个单元同时运行。芯片的最高时钟频率达225 mhz，其最大处理能力可以达到1 800 mips。tms320c6713的以上特点，保证了后端信号处理的实时性，能满足本系统的性能要求。
2.3 fifo存储器idt72v253
fifo存储器允许数据以不同的速率写入和读出，idt72v253是一种高速的4 096字×18位的fifo器件，如图3所示。其最高频率可达166 mhz，数据写入数据读出时间均为10 ns。当锁入的字数超过4 096时，存储器进人满状态。fifo的状态可通过时间和状态位——满（ff／ir）、空（ef／or）、半满（hf）、pae和paf来获得。当存储器满时，ff／ir输出为低电平;当存储器为空时，ef／or输出为低电平。当fifo存有不少于2 048字内容时，hf输出为高。pae和paf状态位是可编程状态位。当写使能端wen电平变低时，待送入fifo的数据在wclk时钟的同步下送人fifo，当第一个字被写入时，ef／or引脚的电平变为高电平;当送入的数据超过（n+1）（n为pae的偏置值）个字时，可编程状态位pae变为高电平;当有（d／2）+1（2 049）个字写入时，hf引脚电平变低;随着数据的继续写入，会引起paf引脚电平变低。如果没有数据读出，当有（d—m）（4 096—m）个字写入时，paf引脚电平变低。当fifo数据写满时（对于idt72v253，就是写入4 096个字），ff／ir位变为低电平，阻止数据的进一步写入。当fifo写满时，第一个读操作将会引起ff位电平变高，后来的读操作将会引起hf和paf引脚电平变高。当fifo里面只有n个字时，pae引脚电平变低;当最后一个字从fifo读出时，ef引脚电平变低，阻止进一步的读操作。
3 高速a／d转换器与dsp的接口设计
3.1 接口设计
ad6644是14位模数转换器，idt72v253是18位fifo，tms320c6713 dsp的数据总线是32位，所以idt72v253和tms320c6713只需接低14位的d0～d13。由于fifo的先入先出特殊结构，系统中不需要任何地址线的参与，大大简化了电路。a／d采样所得数据要实时送入fifo，因此两者的写时钟频率必须一样，且ad6644和idt72v253的最小时钟输入都是10 ns，操作起来统一方便。cpld选用xilinx公司的xc95144xl-tql44，用它实现四二输入与门，把tms320c6713的通用缓冲串口（mcbsp）中的dx、fsx配置为通用输出口（gplo），对这个四二输入与门的通断进行控制，从而对a／d转换器和fifo的写时钟进行控制。由于外部fifo占用着tms320c6713的ce0空间，所以读信号的逻辑关系为：r=ce0+are，tms320c6713的ce0和are相“与”后与idt72v253的rclk相连，为fifo提供读时钟（ce0和are相“与”由xc95144xl-tql44完成）。tms320c6713的clkx与idt72v253的复位信号prs相连用以复位fifo。接口框图如图4所示。
3.2 时序设计
通过两个“与”门分别对a／d转换器和fifo的写时钟进行控制，因为ad6644从模拟输入开始到该次转换的数据出现在输出口上需要4个时钟周期，并且在高速度采样时导线的延时效果会非常明显，若把a／d转换器和fifo的时钟连在一起，很可能过多地采到无效数据。分开控制以后，通过软件延时，可以方便地分别对a／d转换器和fifo的时钟进行控制，调试起来相当方便，力图把采到无效数据的位数减至最低。ad6644的工作时序如图5所示，idt72v253写时序如图6所示。
采样时，通过程序使dx和fsx输出为1。此时采样脉冲与dx、fsx相“与”后被分别送人ad6644的时钟输入encode和idt72v253的写时钟输入wclk，a／d转换器开始工作，且不断将转换数据送至自己的输出口d0～d7。当写使能wen为低时，a／d转换器输出口上的数据在wclk的上升沿被依次写入fifo。a／d转换器和fifo每来一次脉冲，便完成一次模数转换并把数据顺序存人fif。使idt72v253的ld为低、fselo为高、fsel1为高时，idt72v253经过主复位后，偏移值n、m为默认值63，每个雷达回波脉冲采样63个点后，存储器几乎满标志paf输出低电平（在未到63时输出高电平）。把此标示接到tms320c6713的外部中断int0上，利用它由高到低的变化产生中断，以表明一组数据采集完成。
在中断中，dsp首先迅速关闭采样脉冲信号（使dx和fsx的输出为0），停止a／d转换器和f1fo的工作。tms320c6713的ce0和are相“与”后与fifo的读输入rclk接在一起，dsp每执行一次i／o读操作，r=ce0十are便向rclk发出一脉冲，把fifo读使能pen置为低，同时连续执行63次i／o读操作，数据便依次从idt72v253送入tms320c6713，整个数据采集工作就此完成。在进行第二次数据的采集前，最好将idt72v253先复位，把tms320c6713通用缓冲串口的clkx配置为通用输出口，给idt72v253的prs引脚输入一个不小于10 ns的低脉冲，即在dsp的clkx引脚输出一个低脉冲。这样可以更充分地保证fifo的读、写指针的稳定。
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中频信号分为和差两路，高速a／d与dsp组成的数据采集系统要分别对这两路信号进行采集。对于两路数据采集电路，a／d与dsp的接口连接是一样的。两个a／d同时将和路与差路信号采样，并分别送入两个fifo;dsp分时从两个fifo中读出采集的数据，完成数据的采集。
1 数据采集系统组成及原理
数据采集系统由a／d、fifo、cpld以及数字信号处理板组成，图1为采集系统的组成框图。
系统中，和路和差路中频信号都是模拟中频信号，经过a／d 芯片将模拟信号变成数字信号，再经过fifo芯片，将采集到的数据送人数字信号处理板。数字信号处理板中的处理器是dsp。dsp的数据线和2片fifo的数据线连接，同时也和cpld连接，地址线和cpld连接。2片fifo芯片的读写控制逻辑由1个cpld进行控制。cpld与上位机的数据线、地址线连接，数字信号处理板通过cpld和上位机通信。
2 芯片的特点及选择
2.1 ad6644高速模数转换器
ad6644是一种单片式的高速、高性能的14位模／数转换器，内含采样保持电路和基准源。ad6644提供兼容3.3 v cmos电平输出;采样速率最高可达65 msps，一般采样速率为40 msps;信噪比典型值为74 db，无杂散动态范围sfdr为100 db;功耗为1.3 w，输入模拟带宽可达250 mhz，温度范围为-25℃～+85℃。
ad6644采用三级子区式的转换结构，既保证了精度又降低了功耗，其功能框图如图2所示。它的模拟信号输入方式是差分结构，每个输入的电压以2.4 v为中心，上下范围在0.55 v以内。由于两个输入的相位相差180°，所以ad6644的模拟输入信号的最大峰一峰值为2.2 v。由图2可以看出，差分模拟输入端先经过缓冲后进入第一个采样保持器（th1）。当编码时钟为高时，th1进入保持状态。th1内保持的值作为粗的5位adc1的输入。adc1的数字输出驱动一个5位数／模转换器dac1。dac1要求具有通过激光校正的14位精度。延迟的模拟信号与dac1的输出相减，产生第一剩余信号，并送给采样保持器th3。采样保持器th2的作用是延迟，为补偿adc1的数字延时提供了模拟延时，使送入th3的两路信号同时到达。
第一剩余信号送人由5位adc2，5位dac2和通道th4组成的第2转换阶段。第2个dac要求具有校正的10位精度。th5的输入是通过由dac2输出与被th4延迟第1个剩余信号而获得的第2个剩余信号相减，th4与th2的作用相同。th5驱动最后6位adc3。adc1、adc2、adc3的数字输出总和与数字误差校正逻辑一起产生最终的输出数据，结果是14位二进制补码编码的并行数据。
2.2 tms320c6713
本模块的dsp芯片选用ti公司的浮点数字信号处理器tms320c6713。tms320c671 3内有8个并行的处理单元，分为相同的两组。其体系结构采用超长指令字（vliw，very long instruction word）结构，单指令长32位，8个指令组成一个指令包，总共字长为8×32=256位。芯片内部设置了专门的指令分配模块，可以将每个256位的指令包同时分配到8个处理单元，并由8个单元同时运行。芯片的最高时钟频率达225 mhz，其最大处理能力可以达到1 800 mips。tms320c6713的以上特点，保证了后端信号处理的实时性，能满足本系统的性能要求。
2.3 fifo存储器idt72v253
fifo存储器允许数据以不同的速率写入和读出，idt72v253是一种高速的4 096字×18位的fifo器件，如图3所示。其最高频率可达166 mhz，数据写入数据读出时间均为10 ns。当锁入的字数超过4 096时，存储器进人满状态。fifo的状态可通过时间和状态位——满（ff／ir）、空（ef／or）、半满（hf）、pae和paf来获得。当存储器满时，ff／ir输出为低电平;当存储器为空时，ef／or输出为低电平。当fifo存有不少于2 048字内容时，hf输出为高。pae和paf状态位是可编程状态位。当写使能端wen电平变低时，待送入fifo的数据在wclk时钟的同步下送人fifo，当第一个字被写入时，ef／or引脚的电平变为高电平;当送入的数据超过（n+1）（n为pae的偏置值）个字时，可编程状态位pae变为高电平;当有（d／2）+1（2 049）个字写入时，hf引脚电平变低;随着数据的继续写入，会引起paf引脚电平变低。如果没有数据读出，当有（d—m）（4 096—m）个字写入时，paf引脚电平变低。当fifo数据写满时（对于idt72v253，就是写入4 096个字），ff／ir位变为低电平，阻止数据的进一步写入。当fifo写满时，第一个读操作将会引起ff位电平变高，后来的读操作将会引起hf和paf引脚电平变高。当fifo里面只有n个字时，pae引脚电平变低;当最后一个字从fifo读出时，ef引脚电平变低，阻止进一步的读操作。
3 高速a／d转换器与dsp的接口设计
3.1 接口设计
ad6644是14位模数转换器，idt72v253是18位fifo，tms320c6713 dsp的数据总线是32位，所以idt72v253和tms320c6713只需接低14位的d0～d13。由于fifo的先入先出特殊结构，系统中不需要任何地址线的参与，大大简化了电路。a／d采样所得数据要实时送入fifo，因此两者的写时钟频率必须一样，且ad6644和idt72v253的最小时钟输入都是10 ns，操作起来统一方便。cpld选用xilinx公司的xc95144xl-tql44，用它实现四二输入与门，把tms320c6713的通用缓冲串口（mcbsp）中的dx、fsx配置为通用输出口（gplo），对这个四二输入与门的通断进行控制，从而对a／d转换器和fifo的写时钟进行控制。由于外部fifo占用着tms320c6713的ce0空间，所以读信号的逻辑关系为：r=ce0+are，tms320c6713的ce0和are相“与”后与idt72v253的rclk相连，为fifo提供读时钟（ce0和are相“与”由xc95144xl-tql44完成）。tms320c6713的clkx与idt72v253的复位信号prs相连用以复位fifo。接口框图如图4所示。
3.2 时序设计
通过两个“与”门分别对a／d转换器和fifo的写时钟进行控制，因为ad6644从模拟输入开始到该次转换的数据出现在输出口上需要4个时钟周期，并且在高速度采样时导线的延时效果会非常明显，若把a／d转换器和fifo的时钟连在一起，很可能过多地采到无效数据。分开控制以后，通过软件延时，可以方便地分别对a／d转换器和fifo的时钟进行控制，调试起来相当方便，力图把采到无效数据的位数减至最低。ad6644的工作时序如图5所示，idt72v253写时序如图6所示。
采样时，通过程序使dx和fsx输出为1。此时采样脉冲与dx、fsx相“与”后被分别送人ad6644的时钟输入encode和idt72v253的写时钟输入wclk，a／d转换器开始工作，且不断将转换数据送至自己的输出口d0～d7。当写使能wen为低时，a／d转换器输出口上的数据在wclk的上升沿被依次写入fifo。a／d转换器和fifo每来一次脉冲，便完成一次模数转换并把数据顺序存人fif。使idt72v253的ld为低、fselo为高、fsel1为高时，idt72v253经过主复位后，偏移值n、m为默认值63，每个雷达回波脉冲采样63个点后，存储器几乎满标志paf输出低电平（在未到63时输出高电平）。把此标示接到tms320c6713的外部中断int0上，利用它由高到低的变化产生中断，以表明一组数据采集完成。
在中断中，dsp首先迅速关闭采样脉冲信号（使dx和fsx的输出为0），停止a／d转换器和f1fo的工作。tms320c6713的ce0和are相“与”后与fifo的读输入rclk接在一起，dsp每执行一次i／o读操作，r=ce0十are便向rclk发出一脉冲，把fifo读使能pen置为低，同时连续执行63次i／o读操作，数据便依次从idt72v253送入tms320c6713，整个数据采集工作就此完成。在进行第二次数据的采集前，最好将idt72v253先复位，把tms320c6713通用缓冲串口的clkx配置为通用输出口，给idt72v253的prs引脚输入一个不小于10 ns的低脉冲，即在dsp的clkx引脚输出一个低脉冲。这样可以更充分地保证fifo的读、写指针的稳定。
3.3 软件设计
软件设计包括cpld和dsp两个部分。cpld程序用vhdl语言编写，实现简单的逻辑转换功能，程序设计比较简单。dsp编程中有几个关键步骤：外部中断使能、时钟送入a／d转换器和fifo、等待中断、停止a／d转换器和fifo、采集数据、复位fifo。整个软件流程如图7所示。
4 结 论
通过实际设计表明，在dsp高速数据采集系统中，采用fifo器件作为a／d转换器与dsp之间的桥梁，可以根据具体需要灵活设置fifo的各个标志，使其具有很强的外部接口能力;并且通过软件很容易调整a／d转换器、fifo和dsp的操作时序，增强了操作的灵活性，起到了很好的数据缓冲作用，保证了数据采集的安全可靠。系统硬件具有结构简单、性能可靠的特点;软件具有控制灵活、程序调试方便等优点。
3.3 软件设计
软件设计包括cpld和dsp两个部分。cpld程序用vhdl语言编写，实现简单的逻辑转换功能，程序设计比较简单。dsp编程中有几个关键步骤：外部中断使能、时钟送入a／d转换器和fifo、等待中断、停止a／d转换器和fifo、采集数据、复位fifo。整个软件流程如图7所示。
4 结 论
通过实际设计表明，在dsp高速数据采集系统中，采用fifo器件作为a／d转换器与dsp之间的桥梁，可以根据具体需要灵活设置fifo的各个标志，使其具有很强的外部接口能力;并且通过软件很容易调整a／d转换器、fifo和dsp的操作时序，增强了操作的灵活性，起到了很好的数据缓冲作用，保证了数据采集的安全可靠。系统硬件具有结构简单、性能可靠的特点;软件具有控制灵活、程序调试方便等优点。
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1 数据采集系统组成及原理
数据采集系统由a／d、fifo、cpld以及数字信号处理板组成，图1为采集系统的组成框图。
系统中，和路和差路中频信号都是模拟中频信号，经过a／d 芯片将模拟信号变成数字信号，再经过fifo芯片，将采集到的数据送人数字信号处理板。数字信号处理板中的处理器是dsp。dsp的数据线和2片fifo的数据线连接，同时也和cpld连接，地址线和cpld连接。2片fifo芯片的读写控制逻辑由1个cpld进行控制。cpld与上位机的数据线、地址线连接，数字信号处理板通过cpld和上位机通信。
2 芯片的特点及选择
2.1 ad6644高速模数转换器
ad6644是一种单片式的高速、高性能的14位模／数转换器，内含采样保持电路和基准源。ad6644提供兼容3.3 v cmos电平输出;采样速率最高可达65 msps，一般采样速率为40 msps;信噪比典型值为74 db，无杂散动态范围sfdr为100 db;功耗为1.3 w，输入模拟带宽可达250 mhz，温度范围为-25℃～+85℃。
ad6644采用三级子区式的转换结构，既保证了精度又降低了功耗，其功能框图如图2所示。它的模拟信号输入方式是差分结构，每个输入的电压以2.4 v为中心，上下范围在0.55 v以内。由于两个输入的相位相差180°，所以ad6644的模拟输入信号的最大峰一峰值为2.2 v。由图2可以看出，差分模拟输入端先经过缓冲后进入第一个采样保持器（th1）。当编码时钟为高时，th1进入保持状态。th1内保持的值作为粗的5位adc1的输入。adc1的数字输出驱动一个5位数／模转换器dac1。dac1要求具有通过激光校正的14位精度。延迟的模拟信号与dac1的输出相减，产生第一剩余信号，并送给采样保持器th3。采样保持器th2的作用是延迟，为补偿adc1的数字延时提供了模拟延时，使送入th3的两路信号同时到达。
第一剩余信号送人由5位adc2，5位dac2和通道th4组成的第2转换阶段。第2个dac要求具有校正的10位精度。th5的输入是通过由dac2输出与被th4延迟第1个剩余信号而获得的第2个剩余信号相减，th4与th2的作用相同。th5驱动最后6位adc3。adc1、adc2、adc3的数字输出总和与数字误差校正逻辑一起产生最终的输出数据，结果是14位二进制补码编码的并行数据。
2.2 tms320c6713
本模块的dsp芯片选用ti公司的浮点数字信号处理器tms320c6713。tms320c671 3内有8个并行的处理单元，分为相同的两组。其体系结构采用超长指令字（vliw，very long instruction word）结构，单指令长32位，8个指令组成一个指令包，总共字长为8×32=256位。芯片内部设置了专门的指令分配模块，可以将每个256位的指令包同时分配到8个处理单元，并由8个单元同时运行。芯片的最高时钟频率达225 mhz，其最大处理能力可以达到1 800 mips。tms320c6713的以上特点，保证了后端信号处理的实时性，能满足本系统的性能要求。
2.3 fifo存储器idt72v253
fifo存储器允许数据以不同的速率写入和读出，idt72v253是一种高速的4 096字×18位的fifo器件，如图3所示。其最高频率可达166 mhz，数据写入数据读出时间均为10 ns。当锁入的字数超过4 096时，存储器进人满状态。fifo的状态可通过时间和状态位——满（ff／ir）、空（ef／or）、半满（hf）、pae和paf来获得。当存储器满时，ff／ir输出为低电平;当存储器为空时，ef／or输出为低电平。当fifo存有不少于2 048字内容时，hf输出为高。pae和paf状态位是可编程状态位。当写使能端wen电平变低时，待送入fifo的数据在wclk时钟的同步下送人fifo，当第一个字被写入时，ef／or引脚的电平变为高电平;当送入的数据超过（n+1）（n为pae的偏置值）个字时，可编程状态位pae变为高电平;当有（d／2）+1（2 049）个字写入时，hf引脚电平变低;随着数据的继续写入，会引起paf引脚电平变低。如果没有数据读出，当有（d—m）（4 096—m）个字写入时，paf引脚电平变低。当fifo数据写满时（对于idt72v253，就是写入4 096个字），ff／ir位变为低电平，阻止数据的进一步写入。当fifo写满时，第一个读操作将会引起ff位电平变高，后来的读操作将会引起hf和paf引脚电平变高。当fifo里面只有n个字时，pae引脚电平变低;当最后一个字从fifo读出时，ef引脚电平变低，阻止进一步的读操作。
3 高速a／d转换器与dsp的接口设计
3.1 接口设计
ad6644是14位模数转换器，idt72v253是18位fifo，tms320c6713 dsp的数据总线是32位，所以idt72v253和tms320c6713只需接低14位的d0～d13。由于fifo的先入先出特殊结构，系统中不需要任何地址线的参与，大大简化了电路。a／d采样所得数据要实时送入fifo，因此两者的写时钟频率必须一样，且ad6644和idt72v253的最小时钟输入都是10 ns，操作起来统一方便。cpld选用xilinx公司的xc95144xl-tql44，用它实现四二输入与门，把tms320c6713的通用缓冲串口（mcbsp）中的dx、fsx配置为通用输出口（gplo），对这个四二输入与门的通断进行控制，从而对a／d转换器和fifo的写时钟进行控制。由于外部fifo占用着tms320c6713的ce0空间，所以读信号的逻辑关系为：r=ce0+are，tms320c6713的ce0和are相“与”后与idt72v253的rclk相连，为fifo提供读时钟（ce0和are相“与”由xc95144xl-tql44完成）。tms320c6713的clkx与idt72v253的复位信号prs相连用以复位fifo。接口框图如图4所示。
3.2 时序设计
通过两个“与”门分别对a／d转换器和fifo的写时钟进行控制，因为ad6644从模拟输入开始到该次转换的数据出现在输出口上需要4个时钟周期，并且在高速度采样时导线的延时效果会非常明显，若把a／d转换器和fifo的时钟连在一起，很可能过多地采到无效数据。分开控制以后，通过软件延时，可以方便地分别对a／d转换器和fifo的时钟进行控制，调试起来相当方便，力图把采到无效数据的位数减至最低。ad6644的工作时序如图5所示，idt72v253写时序如图6所示。
采样时，通过程序使dx和fsx输出为1。此时采样脉冲与dx、fsx相“与”后被分别送人ad6644的时钟输入encode和idt72v253的写时钟输入wclk，a／d转换器开始工作，且不断将转换数据送至自己的输出口d0～d7。当写使能wen为低时，a／d转换器输出口上的数据在wclk的上升沿被依次写入fifo。a／d转换器和fifo每来一次脉冲，便完成一次模数转换并把数据顺序存人fif。使idt72v253的ld为低、fselo为高、fsel1为高时，idt72v253经过主复位后，偏移值n、m为默认值63，每个雷达回波脉冲采样63个点后，存储器几乎满标志paf输出低电平（在未到63时输出高电平）。把此标示接到tms320c6713的外部中断int0上，利用它由高到低的变化产生中断，以表明一组数据采集完成。
在中断中，dsp首先迅速关闭采样脉冲信号（使dx和fsx的输出为0），停止a／d转换器和f1fo的工作。tms320c6713的ce0和are相“与”后与fifo的读输入rclk接在一起，dsp每执行一次i／o读操作，r=ce0十are便向rclk发出一脉冲，把fifo读使能pen置为低，同时连续执行63次i／o读操作，数据便依次从idt72v253送入tms320c6713，整个数据采集工作就此完成。在进行第二次数据的采集前，最好将idt72v253先复位，把tms320c6713通用缓冲串口的clkx配置为通用输出口，给idt72v253的prs引脚输入一个不小于10 ns的低脉冲，即在dsp的clkx引脚输出一个低脉冲。这样可以更充分地保证fifo的读、写指针的稳定。
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中频信号分为和差两路，高速a／d与dsp组成的数据采集系统要分别对这两路信号进行采集。对于两路数据采集电路，a／d与dsp的接口连接是一样的。两个a／d同时将和路与差路信号采样，并分别送入两个fifo;dsp分时从两个fifo中读出采集的数据，完成数据的采集。
1 数据采集系统组成及原理
数据采集系统由a／d、fifo、cpld以及数字信号处理板组成，图1为采集系统的组成框图。
系统中，和路和差路中频信号都是模拟中频信号，经过a／d 芯片将模拟信号变成数字信号，再经过fifo芯片，将采集到的数据送人数字信号处理板。数字信号处理板中的处理器是dsp。dsp的数据线和2片fifo的数据线连接，同时也和cpld连接，地址线和cpld连接。2片fifo芯片的读写控制逻辑由1个cpld进行控制。cpld与上位机的数据线、地址线连接，数字信号处理板通过cpld和上位机通信。
2 芯片的特点及选择
2.1 ad6644高速模数转换器
ad6644是一种单片式的高速、高性能的14位模／数转换器，内含采样保持电路和基准源。ad6644提供兼容3.3 v cmos电平输出;采样速率最高可达65 msps，一般采样速率为40 msps;信噪比典型值为74 db，无杂散动态范围sfdr为100 db;功耗为1.3 w，输入模拟带宽可达250 mhz，温度范围为-25℃～+85℃。
ad6644采用三级子区式的转换结构，既保证了精度又降低了功耗，其功能框图如图2所示。它的模拟信号输入方式是差分结构，每个输入的电压以2.4 v为中心，上下范围在0.55 v以内。由于两个输入的相位相差180°，所以ad6644的模拟输入信号的最大峰一峰值为2.2 v。由图2可以看出，差分模拟输入端先经过缓冲后进入第一个采样保持器（th1）。当编码时钟为高时，th1进入保持状态。th1内保持的值作为粗的5位adc1的输入。adc1的数字输出驱动一个5位数／模转换器dac1。dac1要求具有通过激光校正的14位精度。延迟的模拟信号与dac1的输出相减，产生第一剩余信号，并送给采样保持器th3。采样保持器th2的作用是延迟，为补偿adc1的数字延时提供了模拟延时，使送入th3的两路信号同时到达。
第一剩余信号送人由5位adc2，5位dac2和通道th4组成的第2转换阶段。第2个dac要求具有校正的10位精度。th5的输入是通过由dac2输出与被th4延迟第1个剩余信号而获得的第2个剩余信号相减，th4与th2的作用相同。th5驱动最后6位adc3。adc1、adc2、adc3的数字输出总和与数字误差校正逻辑一起产生最终的输出数据，结果是14位二进制补码编码的并行数据。
2.2 tms320c6713
本模块的dsp芯片选用ti公司的浮点数字信号处理器tms320c6713。tms320c671 3内有8个并行的处理单元，分为相同的两组。其体系结构采用超长指令字（vliw，very long instruction word）结构，单指令长32位，8个指令组成一个指令包，总共字长为8×32=256位。芯片内部设置了专门的指令分配模块，可以将每个256位的指令包同时分配到8个处理单元，并由8个单元同时运行。芯片的最高时钟频率达225 mhz，其最大处理能力可以达到1 800 mips。tms320c6713的以上特点，保证了后端信号处理的实时性，能满足本系统的性能要求。
2.3 fifo存储器idt72v253
fifo存储器允许数据以不同的速率写入和读出，idt72v253是一种高速的4 096字×18位的fifo器件，如图3所示。其最高频率可达166 mhz，数据写入数据读出时间均为10 ns。当锁入的字数超过4 096时，存储器进人满状态。fifo的状态可通过时间和状态位——满（ff／ir）、空（ef／or）、半满（hf）、pae和paf来获得。当存储器满时，ff／ir输出为低电平;当存储器为空时，ef／or输出为低电平。当fifo存有不少于2 048字内容时，hf输出为高。pae和paf状态位是可编程状态位。当写使能端wen电平变低时，待送入fifo的数据在wclk时钟的同步下送人fifo，当第一个字被写入时，ef／or引脚的电平变为高电平;当送入的数据超过（n+1）（n为pae的偏置值）个字时，可编程状态位pae变为高电平;当有（d／2）+1（2 049）个字写入时，hf引脚电平变低;随着数据的继续写入，会引起paf引脚电平变低。如果没有数据读出，当有（d—m）（4 096—m）个字写入时，paf引脚电平变低。当fifo数据写满时（对于idt72v253，就是写入4 096个字），ff／ir位变为低电平，阻止数据的进一步写入。当fifo写满时，第一个读操作将会引起ff位电平变高，后来的读操作将会引起hf和paf引脚电平变高。当fifo里面只有n个字时，pae引脚电平变低;当最后一个字从fifo读出时，ef引脚电平变低，阻止进一步的读操作。
3 高速a／d转换器与dsp的接口设计
3.1 接口设计
ad6644是14位模数转换器，idt72v253是18位fifo，tms320c6713 dsp的数据总线是32位，所以idt72v253和tms320c6713只需接低14位的d0～d13。由于fifo的先入先出特殊结构，系统中不需要任何地址线的参与，大大简化了电路。a／d采样所得数据要实时送入fifo，因此两者的写时钟频率必须一样，且ad6644和idt72v253的最小时钟输入都是10 ns，操作起来统一方便。cpld选用xilinx公司的xc95144xl-tql44，用它实现四二输入与门，把tms320c6713的通用缓冲串口（mcbsp）中的dx、fsx配置为通用输出口（gplo），对这个四二输入与门的通断进行控制，从而对a／d转换器和fifo的写时钟进行控制。由于外部fifo占用着tms320c6713的ce0空间，所以读信号的逻辑关系为：r=ce0+are，tms320c6713的ce0和are相“与”后与idt72v253的rclk相连，为fifo提供读时钟（ce0和are相“与”由xc95144xl-tql44完成）。tms320c6713的clkx与idt72v253的复位信号prs相连用以复位fifo。接口框图如图4所示。
3.2 时序设计
通过两个“与”门分别对a／d转换器和fifo的写时钟进行控制，因为ad6644从模拟输入开始到该次转换的数据出现在输出口上需要4个时钟周期，并且在高速度采样时导线的延时效果会非常明显，若把a／d转换器和fifo的时钟连在一起，很可能过多地采到无效数据。分开控制以后，通过软件延时，可以方便地分别对a／d转换器和fifo的时钟进行控制，调试起来相当方便，力图把采到无效数据的位数减至最低。ad6644的工作时序如图5所示，idt72v253写时序如图6所示。
采样时，通过程序使dx和fsx输出为1。此时采样脉冲与dx、fsx相“与”后被分别送人ad6644的时钟输入encode和idt72v253的写时钟输入wclk，a／d转换器开始工作，且不断将转换数据送至自己的输出口d0～d7。当写使能wen为低时，a／d转换器输出口上的数据在wclk的上升沿被依次写入fifo。a／d转换器和fifo每来一次脉冲，便完成一次模数转换并把数据顺序存人fif。使idt72v253的ld为低、fselo为高、fsel1为高时，idt72v253经过主复位后，偏移值n、m为默认值63，每个雷达回波脉冲采样63个点后，存储器几乎满标志paf输出低电平（在未到63时输出高电平）。把此标示接到tms320c6713的外部中断int0上，利用它由高到低的变化产生中断，以表明一组数据采集完成。
在中断中，dsp首先迅速关闭采样脉冲信号（使dx和fsx的输出为0），停止a／d转换器和f1fo的工作。tms320c6713的ce0和are相“与”后与fifo的读输入rclk接在一起，dsp每执行一次i／o读操作，r=ce0十are便向rclk发出一脉冲，把fifo读使能pen置为低，同时连续执行63次i／o读操作，数据便依次从idt72v253送入tms320c6713，整个数据采集工作就此完成。在进行第二次数据的采集前，最好将idt72v253先复位，把tms320c6713通用缓冲串口的clkx配置为通用输出口，给idt72v253的prs引脚输入一个不小于10 ns的低脉冲，即在dsp的clkx引脚输出一个低脉冲。这样可以更充分地保证fifo的读、写指针的稳定。
3.3 软件设计
软件设计包括cpld和dsp两个部分。cpld程序用vhdl语言编写，实现简单的逻辑转换功能，程序设计比较简单。dsp编程中有几个关键步骤：外部中断使能、时钟送入a／d转换器和fifo、等待中断、停止a／d转换器和fifo、采集数据、复位fifo。整个软件流程如图7所示。
4 结 论
通过实际设计表明，在dsp高速数据采集系统中，采用fifo器件作为a／d转换器与dsp之间的桥梁，可以根据具体需要灵活设置fifo的各个标志，使其具有很强的外部接口能力;并且通过软件很容易调整a／d转换器、fifo和dsp的操作时序，增强了操作的灵活性，起到了很好的数据缓冲作用，保证了数据采集的安全可靠。系统硬件具有结构简单、性能可靠的特点;软件具有控制灵活、程序调试方便等优点。
3.3 软件设计
软件设计包括cpld和dsp两个部分。cpld程序用vhdl语言编写，实现简单的逻辑转换功能，程序设计比较简单。dsp编程中有几个关键步骤：外部中断使能、时钟送入a／d转换器和fifo、等待中断、停止a／d转换器和fifo、采集数据、复位fifo。整个软件流程如图7所示。
4 结 论
通过实际设计表明，在dsp高速数据采集系统中，采用fifo器件作为a／d转换器与dsp之间的桥梁，可以根据具体需要灵活设置fifo的各个标志，使其具有很强的外部接口能力;并且通过软件很容易调整a／d转换器、fifo和dsp的操作时序，增强了操作的灵活性，起到了很好的数据缓冲作用，保证了数据采集的安全可靠。系统硬件具有结构简单、性能可靠的特点;软件具有控制灵活、程序调试方便等优点。
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