解决保持时间违例流程
在分析place_design生成的dcp时，就要开始关注保持时间违例，尤其是当whs < -0.5ns时。这是因为过大的保持时间违例往往会导致布线时间增大，同时，在布线阶段，工具未必能修复此类违例。
解决保持时间违例流程如下图所示。按照此流程，要逐步关注以下几个因素：
clock skew是否大于0.5ns
hold requirement是否为正（应该为0）
whs是否小于-0.4ns或ths是否小于-1000ns
clock uncertainty是否大于0.1ns
图片来源 page 4, ug1292
这几个指标的具体数值可在时序报告中查到，如下图所示。图中，path type用于确定分析的是保持时间。
图片来源 page 4, ug1292
hold requirement为正的可能情形出现在使用多周期路径约束的时序路径中。如下图所示，时钟使能信号en使得路径的setup requirement为3个时钟周期，但hold requirement仍应为0。
图片来源 page 4, ug1292
在此情况下，应采用如下图所示的多周期路径约束。其中的第2条约束是对hold的调整，却往往容易被遗漏。对于-hold，它表示相对于缺省捕获沿（图中的default hold）,实际捕获沿应回调的时钟周期个数。
对于过大的whs或ths，应在布线之前做一些优化，尽可能地降低whs和ths。为此，可在phys_opt_design阶段采取如下图所示的几个措施。
其中方法（1）是在两个同步时序元件之间插入与至相反的时钟沿触发的寄存器，将该路径一分为二，该方法的前提是建立时间不会被恶化。方法（2）至方法（4）都是在路径中插入lut1。方法（2）只在whs最大的路径中插入lut1；方法（3）则是在更多的路径中插入lut1；方法（4）则是在-directive为explore的基础上进一步修正保持时间违例，等效于-directive explore +-aggressive_hold_fix。
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图片来源 page 4, ug1292
hold requirement为正的可能情形出现在使用多周期路径约束的时序路径中。如下图所示，时钟使能信号en使得路径的setup requirement为3个时钟周期，但hold requirement仍应为0。
图片来源 page 4, ug1292
在此情况下，应采用如下图所示的多周期路径约束。其中的第2条约束是对hold的调整，却往往容易被遗漏。对于-hold，它表示相对于缺省捕获沿（图中的default hold）,实际捕获沿应回调的时钟周期个数。
对于过大的whs或ths，应在布线之前做一些优化，尽可能地降低whs和ths。为此，可在phys_opt_design阶段采取如下图所示的几个措施。
其中方法（1）是在两个同步时序元件之间插入与至相反的时钟沿触发的寄存器，将该路径一分为二，该方法的前提是建立时间不会被恶化。方法（2）至方法（4）都是在路径中插入lut1。方法（2）只在whs最大的路径中插入lut1；方法（3）则是在更多的路径中插入lut1；方法（4）则是在-directive为explore的基础上进一步修正保持时间违例，等效于-directive explore +-aggressive_hold_fix。
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