15/16纳米闪存的工艺特征
过去的一年半以来，主要nand闪存制造商已经开始销售1x纳米等级的平面闪存；根据我们调查开放市场上所销售组件的供应来源，美光 （micron）是从2014年2月开始供应1x纳米组件的第一家内存厂商，随后是在同年10月推出产品的sk海力士（hynix）。在近六个月之 后，techinsights实验室才出现三星（samsung） 16纳米与东芝（toshiba） 15纳米产品。
针对平面nand闪存的微影尺寸终点，在文献中已经有很多讨论；其替代方案是垂直堆栈式的闪存，例如三星的3d v-nand与东芝的bics。业界有一个共识是平面nand将在差不多10纳米节点终结，也就是目前techinsights刚完成分析的15/16纳米nand闪存的下一代或两代。因此我们认为，现在正是来看看这些15/16纳米闪存的一些工艺特征的时候。
不同年份的美光与海力士nand内存工艺节点
source：techinsights
techinsights 这几年来为了拆解分析报告买过一些nand闪存，下图是我们从美光与sk海力士所采购之nand闪存的年份与工艺节点对照；这两家通常是最快 推出最新工艺节点产品的记忆供货商。半对数图（斜线）显示，美光与海力士每一年的nand工艺节点通常约微缩23%。
techinsights采购过的1x纳米等级nand闪存
source：techinsights
工艺微缩速度在25纳米节点以下显著趋缓，这可能反映了实现双重曝光（double patterning，dp）微影与减少相邻内存单元之间电气干扰的困难度。dp有两种方法：lele （litho-etch-litho-etch）通常运用在逻辑工艺，而利用侧壁间隔（sidewall spacers）的自对准双重曝光（self-aligned double patterning，sadp）则被内存业者所采用。
但 到目前16纳米节点的nand闪存组件可适用以上方法，10纳米以下组件恐怕就无法适用。微缩至平面10纳米工艺的nand闪存仍然遭遇显著 的挑战，这也促使厂商着手开发3d垂直nand闪存。如上图所示，我们也将三星的首款3d v-nand纳入，不久的将来东芝、海力士与美光也可能会推出3d nand闪存产品。
双重曝光已经成为生产16纳米nand闪存的必备技术，内存制造商使用sadp以完成活性、控制闸、浮动闸以及位线曝光；sadp工艺的步骤，从初始曝光经过侧壁间隔蚀刻，回到第二重曝光，如下图所示。
自对准双重曝光工艺
source：wikipedia、techinsights
双重曝光微影工艺通常会导致最终的侧壁间隔结构之间的空间不对称，被视为一种ab图案（ab patterning），这可以从下图美光16纳米nand闪存的浅沟槽隔离（shallow trench isolation ，sti）图案轻易看出。
美光的16纳米nand闪存硅通道与sti
source：techinsights
图中可看到一条钨（tungsten）金属字符线（word line）从左至右横过一连串与底层硅通道对齐的浮动闸结构上方；浮动闸与硅通道已经采用sadp工艺一起进行图案化与蚀刻，sti底部与相邻的硅通道之间，在其蚀刻深度展示了ab图案特性，并显示使用了sadp技术。
sk海力士在其m1x纳米浮动闸nand闪存（于2013年iedm会议上发表），使用的是四重间隔曝光（quad spacer patterning）技术，如下图所示；沟槽底部的ab图案几乎是不存在，而是被更随机的图案所取代。我们可以在三星的16纳米与东芝的15纳米nand闪存看到类似的随机图案，也许这意味着他们都是使用四重间隔曝光工艺。
海力士的的16纳米nand闪存硅通道与sti
source：techinsights
接下来的设计问题是维持控制闸（control gate，cg）与浮动闸（floating gate，fg）之间的高电容耦合，同时将相邻内存单元之间的电容耦合最小化。传统上，cg是被fg的三侧所包围，如下图所示。层间介电质 （interpoly dielectric，ipd）提供了cg与fg之间的电容耦合，因此需要优异的电流阻挡特性，以及高介电常数k。
下图也可看到海力士的氧化物-氮化物-氧化物（oxide/nitride/oxide，ono）层；ipd相当厚，减少了cg填补相邻fg的间隙。海力士 已经将fg侧边薄化，以提供更多空间给cg；不过要利用这种方式持续微缩nand闪存单元间距是有限制的，因为cg得维持被fg的三侧所包围。我们也注意到海力士在硅通道之间加入了活性气隙（active air gap），以降低其电容耦合。
海力士的16纳米闪存控制闸包裹（wrap）
source：techinsights
美光已经在16纳米nand闪存避免采用包裹式（wrap-around）的cg，转向平面式的cg与fg结构；这并非该公司第一次采用平面闸结构，我们在美光20纳米nand闪存产品也观察到该种架构，如下图所示。
美光保留了多晶硅浮动闸，但它看起来不是很薄，这让二氧化铪（hfo2）/氧/ hfo2层间介电质几乎是平躺在浮动闸上方，而hfo2层之间非常高的介电常数，能让cg与fg之间产生足够的电容耦合，免除了海力士、三星与东芝所采用的包裹式闸极架构。
美光的16纳米闪存控制闸包裹
source：techinsights
字元线与位线间距的微缩，加重了相邻内存单元之间的电容耦合；这会是一个问题，因为一个内存单元的编程状态可能会与相邻内存单元电容耦合，导致记忆 体阈值电压（threshold voltages，vt）被干扰，或是位误读。在相邻字符线使用气隙以降低其电容耦合已经有多年历史，下图显示的案例是东芝第一代15纳米nand快闪内存。
东芝15纳米16gb nand闪存浮动闸气隙
source：techinsights
三星16纳米nand所使用的浮动闸气隙如下图所示，那些气隙的均匀度不如东芝组件，这意味着三星的内存单元会显示单元与单元之间串扰的更大可变性，而且可能使得单元写入与抹除时间增加。
三星的16纳米nand浮动闸气隙
source：techinsights
气隙并不限于活性基板（active substrate）与字符线，美光也在16纳米nand闪存采用的metal 1位线采用了气隙，如下图所示。平面nand闪存持续微缩之机会，似乎随着浸润式微影以及四重曝光可能只能达到低1x纳米节点而受限；而气隙已经被广泛使用于抑制内存单元与单元之间的干扰。
美光的16纳米nand位线气隙
source：techinsights
三星、海力士与东芝采用的闸包裹结构可能微缩至到10纳米节点，美光的平面浮动闸技术则能达到次10纳米节点。不过到最后，nand闪存将会走向垂直化结构；在此三星是第一个于2014年夏季推出3d v-nand产品的业者。
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15/16纳米闪存的工艺特征
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针对平面nand闪存的微影尺寸终点，在文献中已经有很多讨论；其替代方案是垂直堆栈式的闪存，例如三星的3d v-nand与东芝的bics。业界有一个共识是平面nand将在差不多10纳米节点终结，也就是目前techinsights刚完成分析的15/16纳米nand闪存的下一代或两代。因此我们认为，现在正是来看看这些15/16纳米闪存的一些工艺特征的时候。
不同年份的美光与海力士nand内存工艺节点
source：techinsights
techinsights 这几年来为了拆解分析报告买过一些nand闪存，下图是我们从美光与sk海力士所采购之nand闪存的年份与工艺节点对照；这两家通常是最快 推出最新工艺节点产品的记忆供货商。半对数图（斜线）显示，美光与海力士每一年的nand工艺节点通常约微缩23%。
techinsights采购过的1x纳米等级nand闪存
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工艺微缩速度在25纳米节点以下显著趋缓，这可能反映了实现双重曝光（double patterning，dp）微影与减少相邻内存单元之间电气干扰的困难度。dp有两种方法：lele （litho-etch-litho-etch）通常运用在逻辑工艺，而利用侧壁间隔（sidewall spacers）的自对准双重曝光（self-aligned double patterning，sadp）则被内存业者所采用。
但 到目前16纳米节点的nand闪存组件可适用以上方法，10纳米以下组件恐怕就无法适用。微缩至平面10纳米工艺的nand闪存仍然遭遇显著 的挑战，这也促使厂商着手开发3d垂直nand闪存。如上图所示，我们也将三星的首款3d v-nand纳入，不久的将来东芝、海力士与美光也可能会推出3d nand闪存产品。
双重曝光已经成为生产16纳米nand闪存的必备技术，内存制造商使用sadp以完成活性、控制闸、浮动闸以及位线曝光；sadp工艺的步骤，从初始曝光经过侧壁间隔蚀刻，回到第二重曝光，如下图所示。
自对准双重曝光工艺
source：wikipedia、techinsights
双重曝光微影工艺通常会导致最终的侧壁间隔结构之间的空间不对称，被视为一种ab图案（ab patterning），这可以从下图美光16纳米nand闪存的浅沟槽隔离（shallow trench isolation ，sti）图案轻易看出。
美光的16纳米nand闪存硅通道与sti
source：techinsights
图中可看到一条钨（tungsten）金属字符线（word line）从左至右横过一连串与底层硅通道对齐的浮动闸结构上方；浮动闸与硅通道已经采用sadp工艺一起进行图案化与蚀刻，sti底部与相邻的硅通道之间，在其蚀刻深度展示了ab图案特性，并显示使用了sadp技术。
sk海力士在其m1x纳米浮动闸nand闪存（于2013年iedm会议上发表），使用的是四重间隔曝光（quad spacer patterning）技术，如下图所示；沟槽底部的ab图案几乎是不存在，而是被更随机的图案所取代。我们可以在三星的16纳米与东芝的15纳米nand闪存看到类似的随机图案，也许这意味着他们都是使用四重间隔曝光工艺。
海力士的的16纳米nand闪存硅通道与sti
source：techinsights
接下来的设计问题是维持控制闸（control gate，cg）与浮动闸（floating gate，fg）之间的高电容耦合，同时将相邻内存单元之间的电容耦合最小化。传统上，cg是被fg的三侧所包围，如下图所示。层间介电质 （interpoly dielectric，ipd）提供了cg与fg之间的电容耦合，因此需要优异的电流阻挡特性，以及高介电常数k。
下图也可看到海力士的氧化物-氮化物-氧化物（oxide/nitride/oxide，ono）层；ipd相当厚，减少了cg填补相邻fg的间隙。海力士 已经将fg侧边薄化，以提供更多空间给cg；不过要利用这种方式持续微缩nand闪存单元间距是有限制的，因为cg得维持被fg的三侧所包围。我们也注意到海力士在硅通道之间加入了活性气隙（active air gap），以降低其电容耦合。
海力士的16纳米闪存控制闸包裹（wrap）
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美光已经在16纳米nand闪存避免采用包裹式（wrap-around）的cg，转向平面式的cg与fg结构；这并非该公司第一次采用平面闸结构，我们在美光20纳米nand闪存产品也观察到该种架构，如下图所示。
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东芝15纳米16gb nand闪存浮动闸气隙
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三星的16纳米nand浮动闸气隙
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