降低Clock Uncertainty流程
clock uncertainty跟图1所示的几个因素有关。当时序违例路径的clock uncertainty超过0.1ns时，应引起关注。这一数值可在时序报告中查找到，如图2所示，如果需要降低clock uncertainty，可采用如图3所示的流程。
图1 clock uncertainty相关因素
图2 timing report中查看clock uncertainty
图3 降低clock uncertainty的操作流程
01
同步时钟是否由两个并行的mmcm或pll生成
在ultrascale和ultrascale plus系列芯片中，bufgce_div可提供分频功能。如图4所示，如果需要通过mmcm生成两个时钟，其频率分别为300mhz和600mhz。此时，可利用bufgce_div的分频功能，同时可对这两个时钟设置clock_delay_group属性，从而降低clock uncertainty。
图4 利用bufgce_div生成分频时钟
02
生成时钟其discrete jitter>0.05ns?
discrete jitter是由mmcm/pll引入的，其具体数值可通过点击图2中clock uncertainty的数值查看，如图5所示。通常，vco的频率越高，引入的discretejitter会越小。因此，可通过手工调整vco的频率（在clockingwizard中修改m和d两个参数）达到降低discrete jitter的目的。此外，如果可以的话，用pll替代mmcm。相比于mmcm，pll引入的jitter会小一些。
图5 查看discrete jitter具体数值
03
同步跨时钟域路径是否超过1000条
过多的同步跨时钟域路径会对时序收敛带来一定的挑战，尤其是时钟频率比较高时，例如频率为500mhz。此时要检查这些路径。
（1）能否对这些路径设置多周期路径约束
（2）在latency允许的情况下，通过fifo或xpm_cdc处理跨时钟域路径
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图3 降低clock uncertainty的操作流程
01
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在ultrascale和ultrascale plus系列芯片中，bufgce_div可提供分频功能。如图4所示，如果需要通过mmcm生成两个时钟，其频率分别为300mhz和600mhz。此时，可利用bufgce_div的分频功能，同时可对这两个时钟设置clock_delay_group属性，从而降低clock uncertainty。
图4 利用bufgce_div生成分频时钟
02
生成时钟其discrete jitter>0.05ns?
discrete jitter是由mmcm/pll引入的，其具体数值可通过点击图2中clock uncertainty的数值查看，如图5所示。通常，vco的频率越高，引入的discretejitter会越小。因此，可通过手工调整vco的频率（在clockingwizard中修改m和d两个参数）达到降低discrete jitter的目的。此外，如果可以的话，用pll替代mmcm。相比于mmcm，pll引入的jitter会小一些。
图5 查看discrete jitter具体数值
03
同步跨时钟域路径是否超过1000条
过多的同步跨时钟域路径会对时序收敛带来一定的挑战，尤其是时钟频率比较高时，例如频率为500mhz。此时要检查这些路径。
（1）能否对这些路径设置多周期路径约束
（2）在latency允许的情况下，通过fifo或xpm_cdc处理跨时钟域路径
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