使用用户为 LPDDR4 和 x8 或 x16 DDR4 组件接口指定的 DQS 字节交换生成管脚分配时，其中可能包含错误且需更改
问题版本：vivado 2020.2
已解决问题的版本：请参阅（赛灵思答复记录 75764）
本设计咨询涵盖如下 versal ddrmc 设计：使用对应 lpddr4 和 x8 或 x16 ddr4 组件接口的 dqs 字节组管脚交换所生成的设计。
执行 dqs 字节组交换时，根据 versal ddrmc 架构，要求 dqs 对必须与 dqs 对进行交换，同样地，dm 管脚也必须与 dm 管脚进行交换。 在 vivado 2020.2.2 版及所有更低版本中，原先正确遵循此要求执行交换后，会生成如下 drc 消息。 用户在此之后如果又将 dqs 对与 dm 进行交换（此操作违反 ddrmc 管脚规则，请参阅如下示例），则此 drc 消息会消失，且可能生成器件镜像。
正确完成交换的情况下不应生成此 drc 消息，仅在执行错误交换后，才应生成此消息。此问题在 vivado 2020.3 中已得到解决。
[mig 66-441] memory/advanced io wizard core error - [ddrmc_ch3/axi_noc_0/inst/mc0_ddrc] strobe ports (ch3_ddr4_dqs_t[5],ch3_ddr4_dqs_c[5]) of this instance placed in nibble-0 of nibble pair(0,1) of the i/o bank 711. these ports must be placed in the other nibble of the nibble pair. nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
[mig 66-441] memory/advanced io wizard core error - [ddrmc_ch0/axi_noc_0/inst/mc0_ddrc] strobe ports (ch0_ddr4_dqs_t[6],ch0_ddr4_dqs_c[6]) of this instance placed in nibble-3 of nibble pair(2,3) of the i/o bank 702.these ports must be placed in the other nibble of the nibble pair.nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
[mig 66-441] memory/advanced io wizard core error - [ddrmc_ch1/axi_noc_0/inst/mc0_ddrc] strobe ports (ch1_ddr4_dqs_t[6],ch1_ddr4_dqs_c[6]) of this instance placed in nibble-3 of nibble pair(2,3) of the i/o bank 705.these ports must be placed in the other nibble of the nibble pair.nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
对于 lpddr4/x 也同样如此，给定 lpddr4 数据通道的 dqs 字节组必须保留在该数据通道内。在 vivado 2020.2.2 版及所有更低版本中，drc 下并未涵盖跨 lpddr4 数据通道的 dqs 字节组交换，由此导致允许用户生成无效的 lpddr4/x 管脚分配。
如果 versal es 和量产设计原先以此错误方式执行了管脚交换，则必须在 vivado 设计和 pcb 布局/原理图中修复管脚分配。
具有此错误管脚交换的设计将在硬件中出错，并呈现 dqs 门电路 (dqs gate) 或写入均衡 (write leveling) 校准错误。
以下设计不受影响，无需复查：
使用默认管脚分配生成的 lpddr4 和 ddr4 组件接口
含 dqs 字节交换的 x4 ddr4 组件接口
生成的 lpddr4 和 ddr4 组件接口仅在单个半字节或单个字节内包含 dq 位交换。
所有 dimm 接口
所有软核 ddr4 ip
注：命令、控制和地址 site 位置均已固定，无法交换。
如需了解有关如何订阅新“设计咨询”通知的更多信息，请参阅（赛灵思答复记录 18683）。
解决方案
以下管脚分配旨在演示位级别交换和字节级别交换的示例。左图显示的是有效的字节交换，其中虽已遵循 dqs 和 dm 管脚位置，但 vivado 2020.2.2 版本及所有更低版本的工具仍会错误生成 drc。
右图显示的是无效的管脚分配交换，但不生成 drc 错误。
注：两个示例演示的 dq 位交换均有效。
对于 lpddr4/x，每个数据通道位宽均为 16 位，对于 x32 lpddr4 组件，则有 2 条 16 位数据通道。
这 2 条通道分别以 dq_a[15:0] 和 dq_b[15:0] 来表示。如果存在 ecc 器件，那么还需要另一条 16 位数据通道用于 lpddr4 ecc 组件，此附加通道以 dq_a[31:16] 来表示。
设计仅允许将 dqs 字节组交换包含在其各自的 16 位数据通道内，且仅限在此情况下 dqs 字节组交换才有效。即，dq_a[7:0] 对应 dq_a[15:8]，dq_b[7:0] 对应 dq_b[15:8]，dq_a[31:24] 对应 dq_a[23:16]。
此 drc 问题在 vivado 2020.3 中已得到解决。建议升级到 2020.3 版本。
如需使用低于 2020.3 的版本，请使用本答复记录中随附的补丁，确保按正确方式生成 vivado drc 错误，并允许含正确管脚交换的组件设计成功完成器件镜像生成操作。
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已解决问题的版本：请参阅（赛灵思答复记录 75764）
本设计咨询涵盖如下 versal ddrmc 设计：使用对应 lpddr4 和 x8 或 x16 ddr4 组件接口的 dqs 字节组管脚交换所生成的设计。
执行 dqs 字节组交换时，根据 versal ddrmc 架构，要求 dqs 对必须与 dqs 对进行交换，同样地，dm 管脚也必须与 dm 管脚进行交换。 在 vivado 2020.2.2 版及所有更低版本中，原先正确遵循此要求执行交换后，会生成如下 drc 消息。 用户在此之后如果又将 dqs 对与 dm 进行交换（此操作违反 ddrmc 管脚规则，请参阅如下示例），则此 drc 消息会消失，且可能生成器件镜像。
正确完成交换的情况下不应生成此 drc 消息，仅在执行错误交换后，才应生成此消息。此问题在 vivado 2020.3 中已得到解决。
[mig 66-441] memory/advanced io wizard core error - [ddrmc_ch3/axi_noc_0/inst/mc0_ddrc] strobe ports (ch3_ddr4_dqs_t[5],ch3_ddr4_dqs_c[5]) of this instance placed in nibble-0 of nibble pair(0,1) of the i/o bank 711. these ports must be placed in the other nibble of the nibble pair. nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
[mig 66-441] memory/advanced io wizard core error - [ddrmc_ch0/axi_noc_0/inst/mc0_ddrc] strobe ports (ch0_ddr4_dqs_t[6],ch0_ddr4_dqs_c[6]) of this instance placed in nibble-3 of nibble pair(2,3) of the i/o bank 702.these ports must be placed in the other nibble of the nibble pair.nibble pairs are (0,1)/(2,3)/(4,5)/(6,7).
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对于 lpddr4/x 也同样如此，给定 lpddr4 数据通道的 dqs 字节组必须保留在该数据通道内。在 vivado 2020.2.2 版及所有更低版本中，drc 下并未涵盖跨 lpddr4 数据通道的 dqs 字节组交换，由此导致允许用户生成无效的 lpddr4/x 管脚分配。
如果 versal es 和量产设计原先以此错误方式执行了管脚交换，则必须在 vivado 设计和 pcb 布局/原理图中修复管脚分配。
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