如何提高电子电路抗干扰能力
作为一个电子设计制作者与爱好者在设计带微处理器的电子产品时，如何提高系统的抗干扰能力和电磁兼容性是设计者必需考滤的一个问题。本人就自己在电子设计制作过程中积累的一点经验供大家参考。
一、减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。
电网上的强干扰通过电源进入电路。即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。因此设计电源时要采取一定的抗干扰措施：（如输入电源与强电设备动力线分开；采用隔离变压器；采用低通滤波器；采用独立功能块单独供电等）。
二、减小信号传输中的畸变
微控制器主要采用高速cmos技术制造。信号输入端静态输入电流在1
ma左右，输入电容10pf左右，输入阻抗相当高。高速cmos电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重。它会引起信号畸变，增加系统噪声。当tpd>tr时，就成了一个传输线问题，必须考虑信号反射、阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1／3到1／2之间。微控制器构成的系统中常用逻辑电子元件的tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7w的电阻和一段25cm长的引线，线上延迟时间大致在4～20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现td>trd的情况，印刷线路板越大系统的速度就越不能太快。
用以下结论归纳印刷线路板设计的一个规则：信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
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信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1／3到1／2之间。微控制器构成的系统中常用逻辑电子元件的tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7w的电阻和一段25cm长的引线，线上延迟时间大致在4～20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现td>trd的情况，印刷线路板越大系统的速度就越不能太快。
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