详解PLL锁定时间精确测量
时钟速度的提高和更严格的信号时序增加了对精准的高频模块的需求。pll（锁相环）基于输入信号生成高频输出信号，是一种备受欢迎的用于产生高频信号的电路。当pll参考时钟和pll反馈时钟的频率和相位相匹配时，pll则被称为是锁定状态。达到锁定状态所需的时间称为锁定时间，这是pll设计最关键的参数之一。因此，需要非常精确地加以测量。
图1显示了pll及其组件的简化框图。
图1在锁相环中，vco信号被划分并发回与参考信号进行比较。
pll锁定时间是通电后，pll需要与相匹配（pll参考时钟和pll反馈时钟之间）产生目标频率的时间。图2显示在反馈时钟和参考时钟的频率相同时，锁定信号为高。
图2反馈时钟和参考时钟的频率相同时，pll锁定信号为高
pll的设计通常采用一种方式，让锁定时间尽可能短，同时仍然提供尽可能高的稳定性。取决于参考频率的范围，实现锁定状态所花费的时间有所不同，如图3.
图3锁定时间行为与参考频率关系是线性正比的。
你可以根据可用资源使用以下任何方法。
方法1：pll电源开启，锁定位断言/去断言 pll电源开启时，gpio（通用输入输出）引脚翻转。然后，锁定位轮询检查锁定状态是否已经实现。当锁定位被断言/去断言时，相同的gpio引脚再次触发，如图4.该gpio的脉冲宽度就是pll锁定时间。如果无法访问pll时钟输出，可以使用这一方法。
图4 pll电源开启到锁定位断言/去断言
不幸的是，这种方法不是很精确，因为在锁位设置后，有一定锁定时间的设计裕量。
方法2：pll电源开启到预期vco时钟输出 如果pll vco（压控振荡器）的时钟输出垫没有锁位门控（不论pll锁定位处于何种状态，时钟输出垫都驱动vco时钟），则此方法会奏效。由于vco时钟输出垫没有锁位门控，我们可以直接观察vco输出。在此方法中，我们测量pll电源开启时间到获得所需vco输出频率的时间之间的时间间隔，如图5.这个时间就是锁定时间。
可以通过手动放置每个循环的光标，直到观察到恒定频率，从而测量示波器所需的pll频率输出。
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pll锁定时间是通电后，pll需要与相匹配（pll参考时钟和pll反馈时钟之间）产生目标频率的时间。图2显示在反馈时钟和参考时钟的频率相同时，锁定信号为高。
图2反馈时钟和参考时钟的频率相同时，pll锁定信号为高
pll的设计通常采用一种方式，让锁定时间尽可能短，同时仍然提供尽可能高的稳定性。取决于参考频率的范围，实现锁定状态所花费的时间有所不同，如图3.
图3锁定时间行为与参考频率关系是线性正比的。
你可以根据可用资源使用以下任何方法。
方法1：pll电源开启，锁定位断言/去断言 pll电源开启时，gpio（通用输入输出）引脚翻转。然后，锁定位轮询检查锁定状态是否已经实现。当锁定位被断言/去断言时，相同的gpio引脚再次触发，如图4.该gpio的脉冲宽度就是pll锁定时间。如果无法访问pll时钟输出，可以使用这一方法。
图4 pll电源开启到锁定位断言/去断言
不幸的是，这种方法不是很精确，因为在锁位设置后，有一定锁定时间的设计裕量。
方法2：pll电源开启到预期vco时钟输出 如果pll vco（压控振荡器）的时钟输出垫没有锁位门控（不论pll锁定位处于何种状态，时钟输出垫都驱动vco时钟），则此方法会奏效。由于vco时钟输出垫没有锁位门控，我们可以直接观察vco输出。在此方法中，我们测量pll电源开启时间到获得所需vco输出频率的时间之间的时间间隔，如图5.这个时间就是锁定时间。
可以通过手动放置每个循环的光标，直到观察到恒定频率，从而测量示波器所需的pll频率输出。
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