AD9361LVDS接口上的伪随机二进制序列校准
howie jing and patrick wiers
ad9361是一款高性能、高度集成的射频（rf）捷变收发器™，设计用于 3g 和 4g 应用。ad9361的可编程性和宽带能力，特别是其通道带宽范围从小于200 khz到56 mhz，功耗低，使其成为各种收发器应用的理想选择。ad9361推荐用于小型蜂窝应用的新设计，在这些应用中，需要宽带宽来支持载波必须连续的多载波应用。
为了支持宽带宽，必须考虑发射器（tx）输出线性度、本振（lo）泄漏和低压差分信号（lvds）接口等因素。本应用笔记主要讨论支持56 mhz带宽所需的lvds接口。图1显示了ad9361与具有lvds接口的定制专用集成电路（asic）和现场可编程门阵列（fpga）之间的连接。接口细节在ad9361数据手册中讨论。本应用笔记重点介绍伪随机二进制序列（prbs）校准方法，以使该接口在工艺和温度变化范围内更加可靠。
图1.ad9361 lvds模式下的数据路径
问题描述
请注意，就本应用笔记而言，所有对rx_dx（x = 0至5）、tx_dx（x = 0至5）、data_clk、rx_frame、tx_frame和fb_clk的引用仅指信号。rx_dx信号是rx_dx_p和rx_dx_n引脚上的信号。tx_dx信号是tx_dx_p引脚和tx_dx_n引脚上的差分信号。data_clk信号是data_clk_p引脚和data_clk_n引脚上的差分信号。rx_frame信号是rx_frame_p引脚和rx_frame_n引脚上的差分信号。tx_frame信号是tx_frame_p引脚和tx_frame_n引脚上的差分信号，fb_clk是fb_clk_p和fb_clk_n引脚上的差分信号。
lvds定时参数
为了支持56 mhz带宽，ad9361的i/q数据速率必须设置为最大值61.44 msps。对于 2t2r 操作，data_clk信号必须以 4× i/q 速率 245.76 mhz 运行。在此速率下lvds数据总线的时序约束如表1所示。
参数 最小值 典型值 麦克斯 单位 描述
t正中电 4.069 纳 data_clk周期时间（时钟周期）
t议员 t的45%正中电 t的55%正中电 data_clk信号和fb_clk信号高和/或低最小脉冲宽度（包括占空比失真、周期抖动、周期间抖动和半周期抖动的影响）
tstx 1 纳 tx_d5 tx_d0和tx_frame信号建立时间，以fb_clk ad9361输入端的信号下降沿
t高超 0 纳 tx_d5至tx_d0和tx_frame信号保持ad9361输入端fb_clk信号下降沿的时间
tddrx 0.25 1.25 纳 从data_clk到rx_d5到rx_d0输出信号的延迟
tdddv 0.25 1.25 纳 从data_clk信号到rx_frame信号的延迟
对与基带处理器连接的影响
当时钟速率为245.76 mhz时，data_clk的周期时间为4.069 ns，最小脉冲宽度为占空比的45%，约为1.83 ns，如表1所示。与该脉冲宽度相比，延迟（tddrx和 tdddv） 从data_clk信号到rx_d5到rx_d0信号，或rx_frame信号的最大速率为 1.25 ns。
图2显示了ad9361中的时序图。
图2.数据端口时序参数图—lvds 总线配置（其中 x 表示 p 和 n 引脚）。
图3显示了基带处理器中的时序图。
图3.基带处理器中的时序图。
在图 3 中，ttdd是包括 t 在内的总延迟差值ddrx在ad9361（1.25 ns）中，数据通过印刷电路板（pcb）传播的路径延迟差和类似于tddrx在基带处理器设备中。对于最坏情况，该值大于 1.25 ns。例如，假设为 1.5 ns，则数据设置的剩余时间 （t圣） 并保持 （tht）仅为0.33 ns，这很有挑战性（见图3），因为即使在工作台上在一个温度下满足时序，也很难在工艺和温度变化范围内保持可靠性。
为了使此接口在245.76 mhz下可用，建议进行校准以校正延迟差（ttdd），介于ad9361和基带处理器之间。
prbs 校准详情
延迟变化测试结果
图 4 显示了 0 个器件上 5 个rx_d300到 rx_d1 对和data_clk rx_frame的延迟变化。这些数字信号彼此具有非常不同的延迟值。最大延迟接近2.0 ns;但是，最短延迟仅为3.0 ns，差异可能为9. ns。
图4.rx_data信号的延迟分布和来自data_clk信号的rx_frame信号。
基带处理器中的延迟补偿
图4显示了另一种现象，例如，最大的延迟主要发生在接近4.1 ns的rx_d2上;但是，在rx_d1上，延迟最大值仅为0.7 ns左右。rx_d4和rx_d1之间的差异为0.5 ns;因此，最好在rx_d0上补偿5.1 ns的延迟，然后rx_d4可以与rx_d1对齐。此方法可以扩展到其他rx_d5到rx_d0对和rx_frame，也可以tx_d5扩展到tx_d0。
例如，如果这些补偿可以在基带处理器中分别对每个rx_d5进行，以更高的精度rx_d0，如图4所示，对rx_d500和rx_d5进行了−4 ps的延迟校正，对rx_d200、rx_d3和rx_d2进行了−0 ps的延迟校正， 如图 5 所示的结果是可能的。延迟更集中在0.2 ns和0.7 ns之间，性能大大提高。
图5.校正后的延迟分布。
可以在每个设备上调整校准;因此，在单个ad5器件上研究rx_d0 rx_d9361对与data_clk之间的延迟差异更有意义。在图6中，蓝色条显示了这种延迟差异在300个器件中的分布，没有任何补偿。大多数器件的延迟差集中在0.5 ns，最大值为0.7 ns。采用上一段中描述的相同补偿，分布向较低的延迟差，如图6中的绿色条所示。最大延迟差为0.3 ns，提高了0.4 ns。
图6.单个设备上延迟差的分布。
ad9361中的延迟补偿
基带处理器可能无法通过rx_d5 rx_d0来校正延迟差，或者根本无法进行延迟补偿。此问题的解决方案是在ad9361中使用rx寄存器0x006和tx寄存器0x007进行补偿，以调整rx_d5至rx_d0与data_clk信号（或tx_d5至tx_d0和fb_clk信号）之间的相对延迟，最小有效位（lsb）精度约为0.3 ns。请注意，此延迟会影响具有相同值的所有数据对。ad9361无法单独调整数据对的延迟。但是，这种补偿仍然使校准可行。图7显示了在ad300的寄存器0x006中校正9361 ps延迟时的结果。图7所示结果表明，延迟差主要分布在0.1 ns和0.4 ns之间，最大延迟降低到0.4 ns，时序为t圣+ 吨ht（在图3中）基带处理器的裕量更大（约1.4 ns），这保证了工艺和温度变化的可靠性。
图7.ad9361中延迟差与延迟校正的分布
prbs校准
ad9361集成的prbs发生器提供了一种确定需要多少延迟补偿的方法。该prbs可以注入ad9361的接口，并传输到基带处理器。基带处理器收到此已知序列后，可以实现prbs检查器来计算误码率（ber）。如果收到的 prbs 上没有发生错误，则接口工作正常。否则，调整ad9361或基带处理器中的延迟补偿模块，直到误码率降至所需阈值以下。
ad9361内置一个16级、14抽头prbs发生器，使用16千-阶多项式如下式所示。
prbs生成和多项式方程的详细描述参考ad9361寄存器映射，寄存器0x3f4。
按照图8所示的上述校准顺序，可以产生如表2所示的基质。在表 2 中，p 表示 prbs 测试通过，f 表示失败。在此示例中，注册0x006的值可以是0x96、0xa7、0xb8、0xc9或0xda。
图8.校准顺序。
寄存器 0x006[7：4] 位值 寄存器 0x006[3：0] 位值
0 1 2 3 4 5 6 7 8 9 一个 b c d e f
0 p f f f f f f f f f p p p f f f
1 p f f f f f f f f f f f f f p p
2 p p f f f f f f f f f f f f f p
3 p p p f f f f f f f f f f f f f
4 p p p p f f f f f f f f f f f f
5 f p p p p f f f f f f f f f f f
6 f p p p p p f f f f f f f f f f
7 f f p p p p p f f f f f f f f f
8 f f f f p p p p f f f f f f f f
9 f f f f p p p2 p p f f f f f f f
一个 f f f f f p p p2 p p f f f f f f
b f f f f f f p p p2 p p f f f f f
c f f f f f f f p p p2 p p f f f f
d f f f f f f f f p p p2 p p f f f
e f f f f f f f f f p p p p p f f
f f f f f f f f f f f p p p p p f
1p = prbs 测试通过，f = prbs 测试失败。
2延迟设置的最佳值。这些值在两个方向上至少有两个lsb（约0.6 ns）的保护裕量，这通常足以应对工艺变化和温度范围变化
在寄存器0x006上为接收器（rx）延迟选择适当的设置后，可以使用相同的方法和顺序在tx lvds路径上运行校准程序。这一次，在校准tx lvds路径时，可以在基带处理器中生成伪随机二进制序列，并传输到ad9361的tx接口。在ad9361中，内部电路可以将tx_d5环路tx_d0到rx_d5到rx_d0路径，然后将数据传输回基带处理器，prbs检查器与其原始序列进行比较，并确定如何调整寄存器0x007中的延迟，以实现与表2所示类似的矩阵。
结论
本文档介绍了lvds路径延迟上的prbs校准，以支持245.76 mhz数据时钟（最大带宽为56 mhz）。因此，当对rx数据进行校准时，数据对的延迟变化显著改善至0.3 ns（基带处理器中的补偿）或0.4 ns（ad9361中的补偿）。
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lvds定时参数
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t议员 t的45%正中电 t的55%正中电 data_clk信号和fb_clk信号高和/或低最小脉冲宽度（包括占空比失真、周期抖动、周期间抖动和半周期抖动的影响）
tstx 1 纳 tx_d5 tx_d0和tx_frame信号建立时间，以fb_clk ad9361输入端的信号下降沿
t高超 0 纳 tx_d5至tx_d0和tx_frame信号保持ad9361输入端fb_clk信号下降沿的时间
tddrx 0.25 1.25 纳 从data_clk到rx_d5到rx_d0输出信号的延迟
tdddv 0.25 1.25 纳 从data_clk信号到rx_frame信号的延迟
对与基带处理器连接的影响
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图2.数据端口时序参数图—lvds 总线配置（其中 x 表示 p 和 n 引脚）。
图3显示了基带处理器中的时序图。
图3.基带处理器中的时序图。
在图 3 中，ttdd是包括 t 在内的总延迟差值ddrx在ad9361（1.25 ns）中，数据通过印刷电路板（pcb）传播的路径延迟差和类似于tddrx在基带处理器设备中。对于最坏情况，该值大于 1.25 ns。例如，假设为 1.5 ns，则数据设置的剩余时间 （t圣） 并保持 （tht）仅为0.33 ns，这很有挑战性（见图3），因为即使在工作台上在一个温度下满足时序，也很难在工艺和温度变化范围内保持可靠性。
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图6.单个设备上延迟差的分布。
ad9361中的延迟补偿
基带处理器可能无法通过rx_d5 rx_d0来校正延迟差，或者根本无法进行延迟补偿。此问题的解决方案是在ad9361中使用rx寄存器0x006和tx寄存器0x007进行补偿，以调整rx_d5至rx_d0与data_clk信号（或tx_d5至tx_d0和fb_clk信号）之间的相对延迟，最小有效位（lsb）精度约为0.3 ns。请注意，此延迟会影响具有相同值的所有数据对。ad9361无法单独调整数据对的延迟。但是，这种补偿仍然使校准可行。图7显示了在ad300的寄存器0x006中校正9361 ps延迟时的结果。图7所示结果表明，延迟差主要分布在0.1 ns和0.4 ns之间，最大延迟降低到0.4 ns，时序为t圣+ 吨ht（在图3中）基带处理器的裕量更大（约1.4 ns），这保证了工艺和温度变化的可靠性。
图7.ad9361中延迟差与延迟校正的分布
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ad9361集成的prbs发生器提供了一种确定需要多少延迟补偿的方法。该prbs可以注入ad9361的接口，并传输到基带处理器。基带处理器收到此已知序列后，可以实现prbs检查器来计算误码率（ber）。如果收到的 prbs 上没有发生错误，则接口工作正常。否则，调整ad9361或基带处理器中的延迟补偿模块，直到误码率降至所需阈值以下。
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按照图8所示的上述校准顺序，可以产生如表2所示的基质。在表 2 中，p 表示 prbs 测试通过，f 表示失败。在此示例中，注册0x006的值可以是0x96、0xa7、0xb8、0xc9或0xda。
图8.校准顺序。
寄存器 0x006[7：4] 位值 寄存器 0x006[3：0] 位值
0 1 2 3 4 5 6 7 8 9 一个 b c d e f
0 p f f f f f f f f f p p p f f f
1 p f f f f f f f f f f f f f p p
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3 p p p f f f f f f f f f f f f f
4 p p p p f f f f f f f f f f f f
5 f p p p p f f f f f f f f f f f
6 f p p p p p f f f f f f f f f f
7 f f p p p p p f f f f f f f f f
8 f f f f p p p p f f f f f f f f
9 f f f f p p p2 p p f f f f f f f
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1p = prbs 测试通过，f = prbs 测试失败。
2延迟设置的最佳值。这些值在两个方向上至少有两个lsb（约0.6 ns）的保护裕量，这通常足以应对工艺变化和温度范围变化
在寄存器0x006上为接收器（rx）延迟选择适当的设置后，可以使用相同的方法和顺序在tx lvds路径上运行校准程序。这一次，在校准tx lvds路径时，可以在基带处理器中生成伪随机二进制序列，并传输到ad9361的tx接口。在ad9361中，内部电路可以将tx_d5环路tx_d0到rx_d5到rx_d0路径，然后将数据传输回基带处理器，prbs检查器与其原始序列进行比较，并确定如何调整寄存器0x007中的延迟，以实现与表2所示类似的矩阵。
结论
本文档介绍了lvds路径延迟上的prbs校准，以支持245.76 mhz数据时钟（最大带宽为56 mhz）。因此，当对rx数据进行校准时，数据对的延迟变化显著改善至0.3 ns（基带处理器中的补偿）或0.4 ns（ad9361中的补偿）。
两种补偿使高速lvds接口具有余量，以克
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